[發明專利]一種半導體器件的制造方法

有效

• 申請號: 201310703905.0
• 申請日: 2013-12-19
• 公開（公告）號: CN104733372B
• 公開（公告）日: 2019-12-17
• 發明（設計）人: 周鳴
• 申請（專利權）人: 中芯國際集成電路制造(上海)有限公司
• 主分類號: H01L21/768
• 分類號: H01L21/768
• 代理公司: 11336 北京市磐華律師事務所
• 代理人: 董巍;高偉

本發明提供一種半導體器件的制造方法，包括：提供半導體襯底，在半導體襯底上依次形成蝕刻停止層、多孔低k介電層和由自下而上層疊的緩沖層和硬掩膜層構成的硬掩膜疊層結構，其中，硬掩膜層由兩層以上的不同材料層層疊構成，最下層的材料層為氮化硅層；在多孔低k介電層中形成用于填充銅金屬互連層的銅金屬互連溝槽和通孔；在銅金屬互連溝槽和通孔中填充銅金屬互連層。根據本發明，在多孔低k介電層中形成銅金屬互連層之后，通過化學機械研磨去除形成在多孔低k介電層上的硬掩膜疊層結構的過程中，可以避免在多孔低k介電層和銅金屬互連層的頂部產生殘留物。

技術領域

本發明涉及半導體制造工藝，具體而言涉及一種在多孔低k介電層中形成銅金屬互連層之后通過化學機械研磨去除形成在多孔低k介電層上的硬掩膜疊層結構時避免產生殘留物的方法。

背景技術

在半導體器件的后段制程（BEOL）中，通常采用雙大馬士革工藝形成半導體器件中的銅金屬互連層。

為了提高雙大馬士革工藝的實施精度，在形成用于填充銅金屬互連層的銅金屬互連結構之前，需要在多孔低k介電層上形成硬掩膜疊層結構。現有的硬掩膜疊層結構如圖1A所示，在形成有前端器件的半導體襯底100上形成有自下而上層疊的蝕刻停止層101、多孔低k介電層102和硬掩膜疊層結構，所述硬掩膜疊層結構由自下而上層疊的緩沖層103和硬掩膜層104構成，其中，緩沖層103由自下而上層疊的Black Diamond（具有低介電常數的碳化硅，簡稱BD）層103a和TEOS（正硅酸乙酯）層103b構成，在后續研磨填充的銅互連金屬時可以避免機械應力對多孔低k介電層102的多孔化結構造成損傷，硬掩膜層104由自下而上層疊的金屬硬掩膜層104a和氧化物硬掩膜層104b構成，這種雙層硬掩膜層的結構能夠保證雙重圖形化或者多重圖形化的工藝精度。

如圖1B所示，在多孔低k介電層102中形成銅金屬互連層105（銅金屬互連層105和多孔低k介電層102之間形成有層疊的銅金屬擴散阻擋層106和銅金屬種子層107）之后，通過化學機械研磨露出多孔低k介電層102。在此過程中，由于金屬硬掩膜層104a的構成材料通常為TiN，通過上述研磨去除硬掩膜疊層結構之后，在多孔低k介電層102和銅金屬互連層105的頂部會有TiN的殘余，進而影響后續上層銅金屬互連層的形成。隨著半導體器件特征尺寸的不斷縮減，實施化學機械研磨的工藝窗口也隨之減小，進而造成所述TiN的殘余。

因此，需要提出一種方法，以解決上述問題。

發明內容

針對現有技術的不足，本發明提供一種半導體器件的制造方法，包括：提供半導體襯底，在所述半導體襯底上依次形成蝕刻停止層、多孔低k介電層和由自下而上層疊的緩沖層和硬掩膜層構成的硬掩膜疊層結構，其中，所述硬掩膜層由兩層以上的不同材料層層疊構成，最下層的材料層為氮化硅層；在所述多孔低k介電層中形成用于填充銅金屬互連層的銅金屬互連溝槽和通孔；在所述銅金屬互連溝槽和通孔中填充銅金屬互連層。

進一步，所述硬掩膜層由自下而上層疊的三層不同材料層構成，所述三層材料層包括自下而上層疊的氮化硅硬掩膜層、金屬硬掩膜層和氧化物硬掩膜層。

進一步，所述金屬硬掩膜層的構成材料為TiN、BN、AlN或者其組合。

進一步，所述氧化物硬掩膜層的構成材料包括SiO₂或SiON，且相對于所述金屬硬掩膜層的構成材料具有較好的蝕刻選擇比。

進一步，形成所述銅金屬互連溝槽和通孔的步驟包括：在所述硬掩膜層中形成用作所述溝槽的圖案的第一開口，以露出所述緩沖層；在所述緩沖層和所述多孔低k介電層中形成用作所述通孔的圖案的第二開口；以所述硬掩膜層為掩膜，同步蝕刻所述緩沖層和所述多孔低k介電層，以在所述多孔低k介電層中形成所述銅金屬互連溝槽和通孔；對露出的所述氮化硅硬掩膜層實施回蝕刻處理，以擴大所述銅金屬互連溝槽的上部開口部分，便于所述銅金屬互連層填充的實施。