[發(fā)明專利]多浮點操作數加/減運算控制器

有效

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• 申請日: 2013-12-13
• 公開（公告）號: CN103677742A
• 公開（公告）日: 2014-03-26
• 發(fā)明（設計）人: 蔡啟仲;柯寶中;李剛;邱盛成;李克儉
• 申請（專利權）人: 廣西科技大學
• 主分類號: G06F7/575
• 分類號: G06F7/575
• 代理公司: 柳州市榮久專利商標事務所(普通合伙) 45113
• 代理人: 張榮玖

技術領域

本發(fā)明涉及一種多浮點操作數加/減運算控制器，尤其涉及一種基于采用FPGA并行操作電路硬連接的多浮點操作數加/減運算控制電路及其時序控制方法。

背景技術

在微處理器的指令系統(tǒng)中，浮點數加/減法指令實現(xiàn)2個32位符合IEEE754標準的浮點數加/減運算，每條指令執(zhí)行一次加法或減法運算，指令中一個是操作數1，一個是操作數2，運算器的兩個操作數輸入端分別與兩個暫存器的輸出端連接，一個暫存操作數1和運算結果，一個暫存操作數2；其操作過程分為兩種情況，一種情況是分時通過微處理器的內部數據總線將操作數1和操作數2分別傳輸至運算器的兩個暫存器，運算結束再通過微處理器的內部數據總線將運算結果寫回存放在操作數1的暫存器中；第二種情況是操作數1是上次運算的結果，上次運算結果寫回之后，再傳輸操作數2，運算結果寫回操作數1的暫存器；運算結果寫回和操作數2的傳輸的處理過程是通過微處理器的內部數據總線分時操作；如果有多個連續(xù)的加減運算，比如7個操作數，需要6條運算指令予以實現(xiàn)，執(zhí)行這6條指令需要取指和指令譯碼6次，結果寫回6次，而操作數2傳送給運算器的一個輸入端和結果寫回到操作數1暫存器的過程是由微處理器控制部件發(fā)出控制脈沖處理，不利于進一步提高算術運算類指令執(zhí)行的速度；浮點數加/減運算器的設計也采用流水線執(zhí)行的方式，將運算過程分為若干模塊，在微處理器控制部件發(fā)出的時序脈沖的控制下，多條浮點數加/減運算指令按照模塊順序執(zhí)行，流水線中的每條指令運算結束都需要將運算結果寫回；但對于所執(zhí)行的浮點數加/減法指令需要應用上一條運算指令的運算結果作為操作數的指令，則浮點數加/減運算的流水線操作失去作用，影響了浮點數加/減運算指令執(zhí)行的速度。

發(fā)明內容

本發(fā)明的目的在于提供一種多浮點操作數加/減運算控制器，應用FPGA設計多浮點操作數加/減運算控制器的硬連接電路；對于一條多浮點操作數加/減運算指令的命令字和多浮點操作數采取連續(xù)寫入存儲的方法，寫入過程占用系統(tǒng)總線；在寫入第一個浮點操作數后，控制器內部產生與系統(tǒng)時鐘Clock信號同步的讀時序脈沖信號，在讀時序脈沖信號控制下自主完成讀出浮點操作數執(zhí)行加/減運算，加/減運算命令執(zhí)行過程不占用系統(tǒng)總線，寫入存儲多浮點操作數過程與執(zhí)行加/減運算命令的過程能夠并行進行；在控制器執(zhí)行加/減運算命令過程中，系統(tǒng)可以讀出執(zhí)行命令過程中的中間結果和最終運算結果。

解決上述技術問題的技術方案是：一種多浮點操作數加/減運算控制器，用于實現(xiàn)多個32位符合IEEE754標準的浮點數加或減運算，包括命令字及操作數寫時序控制模塊、操作數存儲器、操作數讀時序控制模塊、運算與輸出控制模塊；

所述命令字及操作數寫時序控制模塊與操作數存儲器、操作數讀時序控制模塊、運算與輸出控制模塊連接；

所述操作數存儲器還與操作數讀時序控制模塊、運算與輸出控制模塊連接；

所述操作數讀時序控制模塊還與運算與輸出控制模塊連接；

所述命令字及操作數寫時序控制模塊控制完成指令的寫入和存儲，需要占用系統(tǒng)總線；一條指令包括31位命令字和若干個浮點操作數，浮點操作數最多為26個；所述命令字及操作數寫時序控制模塊被系統(tǒng)選中時，啟動命令字及操作數寫時序控制模塊工作，內部產生與系統(tǒng)WR信號同步的寫時序脈沖序列；在寫時序脈沖的控制下，鎖存多浮點操作數加/減運算指令的命令字，寫入多浮點操作數并予以存儲；最后一個浮點操作數被寫入存儲后，所述命令字及操作數寫時序控制模塊停止工作；

所述操作數存儲器為雙端口存儲器，一個只寫端口，一個只讀端口，用于儲存命令字及操作數寫時序控制模塊寫入的多浮點操作數（下稱為操作數）；所述操作數存儲器的寫端口操作數的寫入和讀端口操作數的讀出不存在需要仲裁的情況；所述操作數存儲器的寫端口受命令字及操作數寫時序控制模塊控制，將系統(tǒng)數據總線DB傳輸的操作數寫入操作數存儲器；讀端口受操作數讀時序控制模塊控制，將操作數讀出傳輸到運算與輸出控制模塊；

所述操作數讀時序控制模塊在內部讀時序脈沖的控制下，自主完成操作數從操作數存儲器中的讀出，不需要占用系統(tǒng)總線；在命令字及操作數寫時序控制模塊寫入第1個操作數后被啟動工作，輸出忙信號Busy由“1”→“0”，根據第1個操作數類型，內部產生與系統(tǒng)時鐘Clock信號同步的讀時序脈沖序列，按順序將操作數讀出參與加或減運算；當參與運算的最后1個操作數讀出之后，輸出忙信號Busy由“0”→“1”，再經過一個加或減的運算周期，發(fā)出一個時鐘周期Clock的結果鎖存脈沖后，停止操作數讀時序控制模塊的工作；