[發明專利]一種預布線改善時延的方法

在審

• 申請號: 201310691454.3
• 申請日: 2013-12-17
• 公開（公告）號: CN104715097A
• 公開（公告）日: 2015-06-17
• 發明（設計）人: 閆海霞;陸濤濤;賈艷明;李春偉
• 申請（專利權）人: 北京華大九天軟件有限公司
• 主分類號: G06F17/50
• 分類號: G06F17/50
• 代理公司: 無
• 代理人: 無

技術領域

預布線改善時延的方法是EDA工具在物理設計過程中的布局階段通過預布線對時延預估分析、進而對時延進行改善的方法。本發明屬于EDA設計領域。

背景技術

超深亞微米工藝條件下的后端物理設計日趨復雜，不得不依賴于EDA（電子設計自動化）工具的輔助。芯片的內部時延是提高芯片的速度性能的關鍵，所以超高速、低功耗、高性能的集成電路發展對時延提出了更高的設計要求。同時為了提高芯片的可制造性，當今的EDA工具在各個物理設計階段都希望對時延進行優化，從而減少設計迭代和提高芯片的成功率。

一般而言，減少電路時延可從三個層次上采用相應的措施：1）邏輯級，?即在邏輯設計階段，改善門互連結構，以減少總的路徑時延；2）版圖拓撲級，即考慮單元電路的布局布線等版圖設計連線的延遲特性，以減少關鍵路徑或者關鍵線網的時延；3）實體級，?即調整晶體管和連線的長度與寬度活增加緩沖器，改善時延。隨著電路集成度和規模的變大，?線上延遲遠遠超過了門延遲，優化線上延遲是優化延遲的關鍵，因此在版圖級，實現時延驅動的布局布線，能夠更好的優化時延。

隨著電路規模的增大，布局布線變得耗時和復雜。如果布線之后作時延預估后改善時延，準確性高，因為已經有實際的走線，但因為布線過程非常耗時，并且如果出現時延問題需要重新回到布局階段改動布局，這樣就造成了設計回溯，浪費時間。因此希望在布局階段盡可能的進行時延優化，減少設計回溯，提高電路性能。現在大多布局過程是一個迭代過程，希望在布局迭代過程中，能夠逐步改善時延，通過在布局過程中進行合理快速的時延估計，指導布局，優化時延。

因此在這里我們提出了一種方法：布局階段預估布線改善時延的方法，它提供了一種快速預布線的方法，保證了時延估計的準確性和快速性，根據預估的時延，提供了布局階段優化時延的方案，從而改善了時延，保證了芯片的時延性能。

發明內容

本發明提出一種預估布線改善時延的方法，這種方法在布局過程中根據預布線的結果進行時延預估，然后根據預估時延結果改變布局，優化時延。本文將詳細闡述預布線的方法和根據預估時延結果改善時延的方法。

預布線是對已有布局給出一個走線方案，對于預布線的要求是速度快，結果盡量和實際布線相近。本文中，預布線主要為了給提取過程提供一個合理走線，然后對線網進行參數提取，進而進行時延分析。

為了保證預布線和實際走線的相似度，需要對于走線資源進行合理分配，模擬實際走線，避免局部走線過于擁擠，走線過程中需要考慮擁擠度問題，繞開擁擠區域。我們的布線方法中線網拆分采用了最小生成樹的算法，因為最小生成樹算法與最后的詳細布線比較貼近，走線采用曼哈頓距離。首先，對線網進行拆分，通過最小生成樹將線網拆分成若干個兩端線網，如圖1A所示，這個5端線網根據最小生成樹原理可以拆分為4個兩端線網，分別為（V1,V2）,（V2,V3）,（V3,?V4）,(V4,V5)。然后，我們采用曼哈頓距離連接每個兩端線網，如圖1B所示，連接過程中會考慮擁擠度問題，避免局部過于擁擠。最后，對于走線進行層分配，將走線合理的分配到每個布線層上，保證每層的走線資源都得到了充分利用，為了更加接近實際布線，將布線按照臨近布線軌道原則將其分配到走線通道上。舉例說明走線的層分配如圖2所示，圖2中的三端線網的走線將分布到兩個布線層上，虛線代表通孔，其中(A,B)兩端線網的走線{L1,L2}恰好在通道上，直接分配到兩層上的走線通道；對于（B,C）兩端線網的開始走線為{L3,L5},?而L3位于兩個走線通道中間，我們將其就近分配到走線通道上，同時會產生一個小短線L4，從而完成線網(B,C)的連接。在預布線中，通孔的完全重疊也會嚴重影響參數提取的結果，因此我們對于完全重疊的通孔會將其錯開一定的距離，從而保證提取的精確度。精確的提取結果保證了時延估計的準確性，為后面的時延改善提供了可靠的時延預估結果。

改善時延的方法：預布線之后，進行參數提取，然后通過時延分析得到關鍵路徑。得到關鍵路徑之后，我們對于關鍵路徑進行分析，得到關鍵線網，更改關鍵線網的權重值，繼續進行布局迭代，對于權重加重的線網單元重新進行擺放。在布局迭代過程中，重復這個過程，最終使得時延得到改善。

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附圖說明：

圖1????最小生成樹拆分線網

圖2????預布線中的層分配

具體實施步驟：

結合一個具體的實例說明預估布線改善時延的方法，操作流程步驟如下：

1）準備電路單元庫文件，有連接關系的電路網表文件，定義時鐘和時延約束的文件；