[發明專利]一種基于仿真技術的半導體器件電遷移失效測試方法

有效

• 申請號: 201310689560.8
• 申請日: 2013-12-16
• 公開（公告）號: CN103942354A
• 公開（公告）日: 2014-07-23
• 發明（設計）人: 張華;任超;劉春志;張輝;王陶;曾晨暉
• 申請（專利權）人: 中國航空綜合技術研究所
• 主分類號: G06F17/50
• 分類號: G06F17/50
• 代理公司: 中國航空專利中心 11008
• 代理人: 陳宏林

技術領域

本發明是一種基于仿真技術的半導體器件電遷移失效測試方法，屬于仿真技術領域。用于分析半導體器件電遷移失效導致的可靠性問題。

背景技術

隨著集成電子技術的迅猛發展，半導體器件越來越成為電子產品的關鍵器件。電遷移是金屬布線中的金屬離子與通過互連線的電子相互作用引起的輸運現象，電流密度越大，由電遷移引起的互連失效問題就越突出，半導體器件的可靠性就越小。隨著集成電路集成度和工藝技術的不斷提高，電遷移正逐漸成為半導體器件中最主要的失效原因之一，嚴重威脅其使用性能和壽命，因此電遷移可靠性的評估已成為集成電路研制和使用中必不可少的環節。

利用計算機軟件對半導體電遷移進行仿真計算與需要昂貴的測試設備、人員、先期測試準備以及測試本身的大量時間的物理試驗測試相比，基于仿真技術的分析方法節省了大量的時間和成本。因此在最初的設計階段，運用計算機仿真技術針對半導體器件互連線的電遷移現象進行失效仿真分析，找出其設計中的薄弱環節，對于提到互連線的可靠性乃至整個半導體器件的可靠性都要重要意義。

發明內容

本發明正是針對上述現有技術狀況而設計提供了一種基于仿真技術的半導體器件電遷移失效測試方法，其目的是在器件流片之前確定器件中由電遷移導致的互連線薄弱環節及其壽命，從而保證半導體器件設計壽命達到要求，保證其工作狀態下的高可靠性，避免在產品量產后出現可靠性問題所造成的設計周期和成本的浪費。

本發明的目的是通過以下技術措施來實現的：

該種基于仿真技術的半導體器件電遷移失效測試方法，其特征在于：該方法的步驟為：

步驟一、收集器件的已知信息，包括：

a器件的內部電路圖；

b器件的內部版圖及其設計規則文件；

c器件內部的金屬互連線、柵氧化層、n區、p區、襯底的密度和導電率；

d器件內部的金屬互連線的激活能和電流密度因子；

e器件內部晶體管電流放大倍數、耗散功率、頻率特性、集電極最大電流、最大反向電壓和最大反向電流；

f器件生產商提供的器件測試電路，該器件測試電路包括激勵源和負載；

步驟二、基于Synopsys公司的Saber軟件平臺，依據步驟一e項中器件內部晶體管參數信息，利用參量化模板建模方法建立器件內部每一個晶體管的EDA模型(2)；

步驟三、基于Synopsys公司的Saber軟件平臺，依據步驟一a項中器件的內部電路圖，利用步驟二中已建立的每一個晶體管EDA模型(2)，搭建器件的晶體管級EDA系統模型(3)；

步驟四、基于Synopsys公司的Saber軟件平臺，依據步驟一f項中的器件測試電路建立步驟三中搭建起來的器件晶體管級EDA系統模型(3)的仿真測試電路(4)，即將器件的激勵源(4)和負載(4)連接到器件晶體管級EDA系統模型對應的管腳上；

步驟五、基于Synopsys公司的Saber軟件平臺，用器件晶體管級EDA系統模型(3)的仿真測試電路(3)進行穩態仿真測試和瞬態仿真測試，得到器件晶體管級EDA系統模型(3)中每個管腳的電壓仿真值；

步驟六、依據步驟一b項中器件的內部版圖及其設計規則文件和步驟一c項中器件內部的金屬互連線、柵氧化層、n區、p區的密度和導電率，通過Abaqus軟件平臺，建立器件內部結構有限元模型(5)；

步驟七、基于Abaqus軟件平臺，將步驟五得到的器件晶體管級EDA系統模型(3)中每個管腳的電壓仿真值加載到步驟六建立的器件內部結構有限元模型(5)對應的邊界上，即每個管腳的電壓仿真值是器件內部結構有限元模型(5)的邊界條件，通過仿真測試得到器件中金屬互連線的電流密度（6）；

標記金屬互連線上出現的電流密度大于XXX的點，并視該標記點為該器件金屬互聯線的潛在故障點，然后按步驟八進行下一步測試，否則，停止測試；

步驟八、將步驟一中d項的器件內部的金屬互連線的激活能和電流密度因子以及步驟七得到的標記點的電流密度值代入到美國馬里蘭大學Calce?Fast軟件電遷移Black模型中，計算器件內部的金屬互連線每個標記點的失效時間，將其中最短的失效時間視為該器件的失效壽命。

本發明方法的優點是在計算機仿真基礎上對半導體器件的金屬互連線的電遷移現象進行分析，確定待測半導體中電流密度過大的互連線并計算其失效壽命，分析其可能導致的半導體器件功能失效的情況并計算半導體器件由電遷移導致的失效壽命，為科學地保證產品設計的可靠性提供依據；

附圖說明

圖1為本發明測試方法的流程圖