[發明專利]基于FPGA的可編程并口時序測試電路

有效

• 申請號: 201310684623.0
• 申請日: 2013-12-13
• 公開（公告）號: CN104714871A
• 公開（公告）日: 2015-06-17
• 發明（設計）人: 王永流;葉宏偉
• 申請（專利權）人: 上海華虹集成電路有限責任公司
• 主分類號: G06F11/26
• 分類號: G06F11/26
• 代理公司: 上海浦一知識產權代理有限公司 31211
• 代理人: 戴廣志

技術領域

本發明涉及一種基于FPGA（Field?Programmable?Gate?Array現場可編程邏輯門陣列）的可編程并口時序測試電路。

背景技術

隨著半導體技術的發展，芯片上市時間的壓力及產品盈利周期的縮短，對芯片流片前后測試覆蓋率及測試效率都提出了更高的要求。讀卡機芯片隨著物聯網技術的發展，越來越多的應用在各個領域，其接口端操作頻率也隨著應用領域的不同而有所差異；對于速度要求較高的場合，芯片的極限時序決定了其功能的完整性，為了滿足特定客戶的需求，在芯片出貨前必須對其MCU（微控制單元）接口端進行時序范圍拉偏測試，以保證其時序性能與規范（spec）相符合。而目前的測試手段中通過MCU模擬接口端的時序信號，由于實現的測試時序精度受MCU執行指令周期限制，很難達到極限時序所要求的最小時間單位10ns的需求。

發明內容

本發明要解決的技術問題是提供一種基于FPGA的可編程并口時序測試電路，可以實現對待測試芯片的不同時序情況的拉偏測試。

為解決上述技術問題，本發明的基于FPGA的可編程并口時序測試電路，包括：

一MCU接口電路，用于完成上位機MCU與FPGA片上邏輯電路的接口通信；

一寄存器陣列模塊，與所述MCU接口電路相連接，用于存儲要產生的各個時序參數值以及MCU的讀寫命令字；

一讀寫共用并口時序邏輯產生模塊，與所述MCU接口電路相連接，用于根據讀寫共用時序標準和所述寄存器陣列模塊中配置的時序參數，按MCU的讀寫操作命令產生對應的并口讀寫時序；

一讀寫分離并口時序邏輯產生模塊，與所述MCU接口電路相連接，用于根據讀寫共用時序標準和所述寄存器陣列模塊中配置的時序參數，按MCU的讀寫操作命令產生對應的并口讀寫時序；

FPGA片外待測芯片分別與所述讀寫共用并口時序邏輯產生模塊和讀寫分離并口時序邏輯產生模塊相連接。

本發明利用FPGA容易實現高速電路的優勢，基于Xilinx（賽靈思）的spartan6（斯巴達6）系列器件設計了一個可編程并口測試邏輯電路，通過對所述寄存器陣列模塊的時間參數配置，使FPGA內部倍頻電路產生可編程的MCU并口時序拉偏測試信號，實現對待測試芯片口電路的不同時序的拉偏測試，滿足了該測試需求。

本發明針對測試讀卡器系列芯片的并口邏輯，采用可編程的方式，對待測試的芯片并行接口電路的時序邏輯進行極限時序快速測試，并且支持多字節突發方式測試，提高了芯片考核和流片前驗證的時序測試覆蓋范圍和極限測試效率。

本發明可以擴展為其他相關并口產品的時序測試。

附圖說明

下面結合附圖與具體實施方式對本發明作進一步詳細的說明：

圖1是基于FPGA的可編程并口時序測試電路結構框圖；

圖2是MCU與FPGA接口管腳定義圖；

圖3是MCU寫時序波形圖；

圖4是MCU讀時序波形圖；

圖5是中斷時序波形圖；

圖6是讀寫分離并口時序（SepRW）波形圖；

圖7是讀寫共用并口時序（ComRW）波形圖；

圖8是基于FPGA的可編程并口時序測試電路測試環境示意圖；

圖9是FPGA片上邏輯結構圖；

圖10是各核心控制信號產生原理圖。

具體實施方式

如圖1所示，所述基于FPGA的可編程并口時序測試電路在下面的實施例中，包括：

一MCU接口電路MCU_IF，用于完成上位機MCU與FPGA片上邏輯電路的接口通信。

一寄存器陣列模塊Reg，與所述MCU接口電路相連接，用于存儲要產生的各個時序參數值以及MCU的讀寫命令字，將待測時序參數和命令字等存儲在對應的寄存器中。

一讀寫共用并口時序邏輯產生模塊ComRW_IF，與所述MCU接口電路相連接，用于根據讀寫共用時序標準和所述寄存器陣列模塊中配置的時序參數，按MCU的讀寫操作命令產生對應的并口讀寫時序。即根據當前的命令字和時序參數，產生相應的并口讀寫時序。

一讀寫分離并口時序邏輯產生模塊SepRW_IF，與所述MCU接口電路相連接，用于根據讀寫分離時序標準和所述寄存器陣列模塊中配置的時序參數，按MCU的讀寫操作命令產生對應的并口讀寫時序，FPGA片外待測芯片與該模塊相連接。即根據當前的命令字和時序參數，產生相應的并口讀寫時序。