[發明專利]帶有自對準有源接觸的基于高密度溝槽的功率MOSFET及其制備方法

有效

• 申請號: 201310675752.3
• 申請日: 2013-12-11
• 公開（公告）號: CN103887175A
• 公開（公告）日: 2014-06-25
• 發明（設計）人: 李亦衡;常虹;金鐘五;雷燮光;哈姆扎·耶爾馬茲;馬督兒·博德;丹尼爾·卡拉夫特;陳軍
• 申請（專利權）人: 萬國半導體股份有限公司
• 主分類號: H01L21/336
• 分類號: H01L21/336;H01L29/423;H01L29/78;H01L29/10
• 代理公司: 上海申新律師事務所 31272
• 代理人: 吳俊

發明領域

????本發明涉及金屬氧化物半導體場效應晶體管（MOSFET），更確切地說是基于高密度溝槽的功率MOSFET。

技術背景

低壓功率MOSFET通常用于負載開關器件。在負載開關器件中，要求降低器件的導通電阻（R_ds）。確切地說，應該是器件的R_dsA最小，其中R_dsA就是器件的導通電阻與器件的有源區面積的乘積。另外，低壓功率MOSFET常用于高頻直流-直流器件。在這些應用中，通常要求器件的開關速度達到最大。優化開關速度最關鍵的三個因素為：1）R_ds×Q_g；2）R_ds×Q_oss；以及3）Q_gd/Q_gs之比。首先，R_ds和柵極電荷（Q_g）的乘積可測試器件傳導和開關的共同損耗。Q_g為柵漏電荷（Q_gd）和柵源電荷（Q_gs）之和。在第二個參數中，輸出電荷Qoss用于測量當器件接通或斷開時，需要充電和放電的電容。最后，使Q_gd/Q_gs的比值最小，當器件斷開時，可以減少由很大的dV/dt導致器件接通的可能性。

如圖4A所示，設計基于溝槽的MOSFET的目的之一是降低器件的R_dsA。基于溝槽的MOSFET可以除去平面型MOSFET中原有的JFET結構。通過除去JFET，可以降低晶胞間距。然而，基本的基于溝槽的MOSFET在本體區中不具備任何電荷平衡，從而增大了R_dsA。而且，柵極氧化物比較薄，在溝槽下方產生很高的電場，致使擊穿電壓較低。為了承載電壓，漂流區中的摻雜濃度必須很低，從而對于帶有較薄柵極氧化物的結構來說，增大了R_dsA。另外，由于很難進一步減小柵極氧化物的厚度，所以隨著晶胞間距持續減小，基于溝槽的MOSFET并非是一個理想的選擇。

人們一直利用各種方法，試圖解決上述問題。圖4B表示Baliga在美國專利號5,998,833中提出的第一種示例——屏蔽柵MOSFET。利用一個連接到源極電勢的基于溝槽的屏蔽電極，代替較大的柵極電極，降低了MOSFET的柵漏電容（Cgd），在高頻操作時，通過減少柵極放電和充電的電量，提高了開關速度。然而，由于源極電勢通過屏蔽電極電容耦合到漏極，因此Baliga提出的MOSFET器件具有很高的輸出電容。而且，為了承載閉鎖電壓，需要很厚的氧化物。最后，為了在同一個溝槽中，制備兩個電氣性分隔的多晶硅電極，需要進行復雜的工藝。當器件的間距縮至很深的亞微米級別時，制備的復雜性將進一步增大。

最后，Temple在美國專利申請號4,941,026中提出的圖4C所示的MOSFET設計圖，具有有利于優化器件開關特性的某些特點。Temple提出的器件利用二階柵極氧化物，在柵極頂部附近具有薄氧化層，在柵極底部具有厚氧化層，以便制成低通道電阻和低漂流電阻的器件。柵極頂部的薄氧化物可以在柵極和本體區之間提供良好的耦合，在薄氧化物附近的溝槽中，產生很強的反轉以及低導通電阻。柵極底部較厚的柵極氧化物產生電荷平衡效果，使得漂流區的摻雜濃度增高。漂流區中較高的摻雜濃度降低了它的電阻。

然而，由于圖4C所示器件對本體接觸區的失準誤差高度敏感，并不能輕松地減小它的尺寸。例如，如果器件的間距尺寸降至深亞微米級別（例如0.5-0.6μm），那么接觸掩膜的失準就相當于柵極的失準，可能會對器件的性能造成很大的影響。為了形成到本體區良好的歐姆接觸，在使用接觸掩膜之后，注入歐姆接觸區，其中歐姆接觸區用導電類型與本體區相同的摻雜物重摻雜。如果接觸掩膜中的開口對準得太靠近柵極，也就是說不是準確地位于硅臺面結構的中心，那么使用摻雜層注入，形成同本體產生歐姆接觸的接觸區之后，注入的重摻雜物會終止在通道中。如果重摻雜歐姆接觸區處于通道中，那么器件的閾值電壓和導通電阻將受到影響。而且，如果接觸掩膜對準得離柵極過遠，那么雙極結型晶體管（BJT）的接通將成為一個問題。因為如果接觸區離溝槽較遠的話，本體區的長度及其電阻都會增大。隨著本體區電阻的增大，施加在本體區的電壓也會增大。本體區上較大的壓降將更容易地接通寄生BJT，對器件造成損壞。

因此，為了制備深亞微米級間距的功率MOSFET器件，優化后作為負載開關和高頻直流-直流器件，必須使用將接觸自對準到柵極的器件和方法，以避免上述不良效果。