[發明專利]一種模擬USB3.0傳輸過程中包出錯的方法

在審

• 申請號: 201310651603.3
• 申請日: 2013-12-04
• 公開（公告）號: CN103812607A
• 公開（公告）日: 2014-05-21
• 發明（設計）人: 王杰;王亞君
• 申請（專利權）人: 安徽虹莊微電子有限公司
• 主分類號: H04L1/00
• 分類號: H04L1/00
• 代理公司: 暫無信息
• 代理人: 暫無信息

技術領域

本發明涉及一種模擬USB3.0傳輸過程中包出錯的方法。

背景技術

1、縮略詞和關鍵術語定義

USB：Universal?Serial?Bus，通用串行總線。

IP核：Intellectual?Property?core，是一段具有特定電路功能的硬件描述語言代碼，該段代碼與具體的集成電路工藝無關，可以移植到不同的半導體工藝當中去生產芯片。

LMP：Link?Management?Packet，鏈路管理包。

TP：Transaction?Packet，事務包。

DP：Data?Packet，數據包。

ITP：Isochronous?Timestamp?Packet，同步時間戳包。

CRC：Cyclic?Redundancy?Check，循環冗余校驗碼。

ACK?TP：Acknowledgement?Transaction?Packet，確認事務包。

2、到目前為止，USB技術先后共經歷了USB1.0/USB1.1、USB2.0和USB3.0/USB3.1三個階段。USB2.0大大拓寬了USB技術的應用范圍，并逐步成為計算機的主流接口。但隨著人們對大容量數據傳輸的需求日益迫切，USB2.0的傳輸速度早已無法滿足實際應用的需要，USB3.0便應運而生。USB3.0的數據傳輸速率為現行USB2.0的10倍，滿足了當今人們對大容量數據傳輸的迫切需求，USB3.0將逐步取代USB2.0成為最通用的USB接口。而目前USB3.0技術的核心即是USB3.0主機/設備控制器IP核的設計。

驗證作為集成電路設計的重要組成部分，其貫穿了整個設計流程的始終。而功能驗證是集成電路驗證工作的核心內容，覆蓋前端設計的所有階段，是整個驗證工作中最耗時也是最重要的階段。在目前的集成電路設計中，功能驗證約占整個設計周期的70％以上。有數據表明，導致芯片首次流片失敗的各種因素當中，邏輯功能錯誤的比例高達60％以上，因此，功能驗證的重要性不言而喻。在以IP核設計為核心的現代集成電路設計中，IP核的設計效率和正確性成為提高集成電路設計效率、保證集成電路設計正確性的關鍵。而IP核的設計效率和正確性又主要取決于功能驗證的質量和效率。因此在USB3.0主機/設備控制器IP核研發過程中，研究具體的功能驗證方法，是提高IP核的設計效率和正確性的關鍵，具有較大的實際意義。

由于在實際的USB3.0傳輸過程中，傳輸包中可能會出現各種錯誤情況，如包丟失、CRC校驗錯誤、包序號錯誤等。因此需要在USB3.0主機/設備控制器IP核的功能驗證當中，提供一種易于實現的方法來模擬上述可能出現的所有錯誤情況，以驗證USB3.0主機/設備控制器IP核能否正確地處理上述可能出現的所有錯誤情況。

發明內容

本發明要解決的技術問題是提供一種模擬USB3.0傳輸過程中包出錯的方法。

為了解決上述技術問題，本發明采用的技術方案是：一種模擬USB3.0傳輸過程中包出錯的方法，包括以下步驟：

(1)由驗證平臺的包產生模塊產生正常包及與正常包對應的錯誤編碼；

(2)包產生模塊將正常包及與正常包對應的錯誤編碼發送給驗證平臺的包加錯模塊；

(3)包加錯模塊接收到來自包產生模塊發送的正常包及與正常包對應的錯誤編碼后，根據正常包的類型對接收的錯誤編碼進行解碼，并獲得加錯要素；

所述加錯要素包括Enable、Dppabort/Reserved、Error?Field、Error?Pattern；

(4)包加錯模塊判斷加錯要素中的Enable是否為1，若是，則包加錯模塊將錯誤值注入到Error?Field指定的字段，若否，則不加錯；

(5)包加錯模塊將經過加錯處理的錯誤包發送給USB3.0IP核。

作為優選，步驟(3)所述包加錯模塊接收的正常包包括：數據包和非數據包。(非數據包只有一個開頭序集；數據包由數據包頭和數據包載荷組成，數據包頭和非數據包一樣均只有一個開頭序集，數據包載荷有一個開頭序集和一個尾部序集)

包加錯情況可分為：包序集加錯、CRC加錯、既不是包序集加錯也不是CRC加錯。包序集加錯包括了：數據包包序集加錯和非數據包包序集加錯。數據包包序集加錯還分為數據包尾部序集加錯和數據包非尾部序集加錯。