[發明專利]觸發路由單元

有效

• 申請號: 201310649116.3
• 申請日: 2013-12-05
• 公開（公告）號: CN103870323B
• 公開（公告）日: 2017-07-04
• 發明（設計）人: R·F·格拉夫頓;J·M·揚;D·J·卡茲
• 申請（專利權）人: 美國亞德諾半導體公司
• 主分類號: G06F9/46
• 分類號: G06F9/46
• 代理公司: 中國國際貿易促進委員會專利商標事務所11038
• 代理人: 秦晨

1.一種用于控制事件序列的觸發路由系統，所述系統包括：

多個可編程寄存器，每個寄存器與多個從模塊中的一個相關聯；

選擇電路，用于基于所述多個寄存器中已經與從模塊關聯的一個寄存器的內容將多個主模塊中的一個與該從模塊關聯；

輸入端口，用于從與所述從模塊相關聯的所述主模塊接收指示在所述主模塊的第一事件的完成的觸發信號；以及

輸出端口，用于向與所述主模塊相關聯的所述從模塊發送所述觸發信號，從而觸發在所述從模塊的第二事件。

2.如權利要求1所述的系統，其進一步包括編程輸入，所述編程輸入用于接收對所述多個寄存器編程的內存映射寄存器(“MMR”)信號。

3.如權利要求1所述的系統，其進一步包括觸發主寄存器，所述觸發主寄存器用于在接收到編程信號時發起觸發信號。

4.如權利要求3所述的系統，其進一步包括或門，所述或門用于接收來自所述觸發主寄存器或者來自所述多個主模塊中的一個的觸發信號。

5.如權利要求1所述的系統，其中所述選擇電路將所述多個從模塊中的多于一個與所述多個主模塊中的一個相關聯，或者將所述多個主模塊中的多于一個與所述多個從模塊中的一個相關聯。

6.如權利要求1所述的系統，其中所述主模塊與所述從模塊相同，且其中所述第一事件和所述第二事件均在所述主模塊執行。

7.如權利要求1所述的系統，其進一步包括狀態寄存器，所述狀態寄存器用于指示所述系統的狀態。

8.如權利要求1所述的系統，其進一步包括錯誤寄存器，所述錯誤寄存器用于指示關于在所述系統中發生的錯誤的信息。

9.如權利要求1所述的系統，其進一步包括全局控制寄存器，所述全局控制寄存器用于設置所述系統的全局狀態。

10.如權利要求1所述的系統，其中所述主模塊為第一支持直接存儲器存取(“DMA”)的裝置，或者所述從模塊為第二支持DMA的裝置。

11.一種用于控制事件序列的方法，所述方法包括：

使能觸發路由單元以接收編程命令；

將所述觸發路由單元中的寄存器分配給從模塊；

對已分配給所述從模塊的所述寄存器編程，以將來自主模塊的輸入觸發信號與發給所述從模塊的輸出觸發信號相關聯；

配置所述主模塊以在第一事件完成時將所述輸入觸發信號發送至所述觸發路由單元；以及

配置所述從模塊以接收來自所述觸發路由單元的所述輸出觸發信號以及在接收到所述輸出觸發信號時發起第二事件。

12.如權利要求11所述的方法，其進一步包括通過對所述觸發路由單元中的寄存器編程來觸發所述第二事件。

13.如權利要求11所述的方法，其進一步包括存儲與對所述寄存器編程中的錯誤相關聯的錯誤信息。

14.如權利要求11所述的方法，其進一步包括存儲與所述觸發路由單元相關聯的狀態信息。

15.如權利要求11所述的方法，其進一步包括對所述寄存器編程以將所述輸入觸發信號與一個或多個附加從模塊相關聯。

16.如權利要求15所述的方法，其中所述輸出觸發信號發起在所述一個或多個附加從模塊的事件。

17.一種處理器，其包括：

核心處理單元；

多個模塊，其包括主模塊和從模塊；以及

觸發路由單元，其包括：

i.寄存器，所述寄存器與所述從模塊相關聯；

ii.選擇電路，用于基于已經與所述從模塊關聯的所述寄存器的內容將所述從模塊與所述主模塊相關聯；

iii.輸入端口，用于從與所述從模塊相關聯的所述主模塊接收指示在所述主模塊的第一事件的完成的觸發信號；

iv.輸出端口，用于向與所述主模塊相關聯的所述從模塊發送所述觸發信號，從而觸發在所述從模塊的第二事件，

其中在沒有所述核心處理單元的參與的情況下觸發所述第二事件。

18.如權利要求17所述的處理器，其中所述觸發路由單元進一步包括編程輸入，所述編程輸入用于接收對所述寄存器編程的內存映射寄存器(“MMR”)信號。