[發明專利]用于高速數模轉換器的高速數據同步電路

有效

• 申請號: 201310628956.1
• 申請日: 2013-11-28
• 公開（公告）號: CN104113342A
• 公開（公告）日: 2014-10-22
• 發明（設計）人: 劉馬良;朱樟明;丁瑞雪;丁昊宇;楊銀堂
• 申請（專利權）人: 西安電子科技大學
• 主分類號: H03M1/66
• 分類號: H03M1/66;H03L7/08
• 代理公司: 北京銀龍知識產權代理有限公司 11243
• 代理人: 許靜;黃燦

1.一種用于高速數模轉換器的高速數據同步電路，其特征在于，包括延遲鎖相環、動態鎖存比較模塊、D觸發模塊和相位選擇模塊，其中，

所述延遲鎖相環，用于將與輸入數據同步的輸入時鐘信號轉換為8個輸出時鐘信號，每相鄰的兩所述輸出時鐘信號之間的相位差為45度；

所述動態鎖存比較模塊，包括：

第一動態鎖存比較器，用于利用與所述輸入時鐘信號相位差為90度的輸出時鐘信號，鎖存所述輸入數據，輸出第一鎖存數據；

以及，第二動態鎖存比較器，用于利用與所述輸入時鐘信號相位差為270度的輸出時鐘信號，鎖存所述輸入數據，輸出第二鎖存數據；

所述相位選擇模塊，用于檢測所述輸入時鐘信號和數模轉換器的內核時鐘信號的相位差，并根據該相位差從所述8個輸出時鐘信號中選擇一輸出時鐘信號；

所述D觸發模塊包括：

第一級D觸發器，用于利用所述延遲鎖相環輸出的與所述輸入時鐘信號相位差為180度和360度的時鐘信號，對并行的所述第一鎖存數據和所述第二鎖存數據進行鎖存，輸出并行的第一輸出數據和第二輸出數據；

第二級D觸發器，用于利用所述相位選擇模塊選擇的輸出時鐘信號，鎖存所述第一輸出數據和所述第二輸出數據，輸出并行的第三輸出數據和第四輸出數據；

以及，第三級D觸發器，用于利用所述內核時鐘鎖存所述第三輸出數據和所述第四輸出數據，輸出第五輸出數據和第六輸出數據，以使得外部輸入時鐘域的所述輸入數據被同步到內核時鐘域。

2.如權利要求1所述的用于高速數模轉換器的高速數據同步電路，其特征在于，所述第一鎖存數據的數據率和所述第二鎖存數據的數據率為所述輸入數據的數據率的一半。

3.如權利要求2所述的用于高速數模轉換器的高速數據同步電路，其特征在于，所述第一動態鎖存比較器的結構和所述第二動態鎖存比較器的結構相同；

所述第一動態鎖存比較器包括求值NMOS晶體管，第一差分輸入NMOS晶體管、第二差分輸入NMOS晶體管、第一預充電PMOS晶體管、第二預充電PMOS晶體管以及一對交叉耦合的反相器；

所述求值NMOS晶體管的柵極、所述第一預充電PMOS晶體管的柵極和所述第二預充電PMOS晶體管的柵極接入時鐘信號；

所述求值NMOS晶體管，源極接地，漏極與所述第一差分輸入NMOS晶體管的源極連接；

所述第一差分輸入NMOS晶體管，柵極接入正相輸入信號，源極與所述第二差分輸入NMOS晶體管的源極連接；

所述第二差分輸入NMOS晶體管，柵極接入反相輸入信號；

所述一對交叉耦合的反相器包括第一反相NMOS晶體管、第二反相NMOS晶體管、第一反相PMOS晶體管和第二反相PMOS晶體管；

所述第一反相NMOS晶體管，柵極與所述第二反相NMOS晶體管的漏極連接，源極與所述第一差分輸入NMOS晶體管的漏極連接，漏極與所述第一反相PMOS晶體管的漏極連接；

所述第二反相NMOS晶體管，柵極與所述第一反相NMOS晶體管的漏極連接；

所述第一反相PMOS晶體管，柵極與所述第一反相NMOS晶體管的柵極連接，源極接入高電平輸出端；

所述第二反相PMOS晶體管，柵極與所述第二反相NMOS晶體管的柵極連接，漏極與所述第二反相NMOS晶體管的漏極連接，源極接入高電平輸出端；

所述第一預充電PMOS晶體管，源極接入高電平輸出端，漏極與所述第二反相NMOS晶體管的柵極連接；

所述第二預充電PMOS晶體管，源極接入高電平輸出端，漏極與所述第一反相NMOS晶體管的柵極連接；

所述第一反相NMOS晶體管的漏極輸出正相輸出信號；

所述第二反相NMOS晶體管的漏極輸出反相輸出信號。