[發明專利]基于自對準埋柵結構的二維材料場效應晶體管的制造方法

有效

• 申請號: 201310626500.1
• 申請日: 2013-11-29
• 公開（公告）號: CN103700592A
• 公開（公告）日: 2014-04-02
• 發明（設計）人: 吳云;周建軍;霍帥
• 申請（專利權）人: 中國電子科技集團公司第五十五研究所
• 主分類號: H01L21/336
• 分類號: H01L21/336;B82Y10/00
• 代理公司: 南京君陶專利商標代理有限公司 32215
• 代理人: 沈根水

技術領域

本發明涉及的是一種基于自對準技術埋柵結構的二維材料場效應晶體管的制造方法，屬于微電子技術領域。

技術背景

石墨烯的出現，打破了“二維材料不能在室溫下穩定存在”的理論預研，隨后因其優異的物理化學性能在各領域的廣泛應用而備受關注，在全球掀起了二維材料的研究熱潮，之后MoS₂，WS₂，WSe₂，BN等二維材料也相繼出現。全新的二維材料進入電子領域的時間不長，取得的成果卻相當顯著。如石墨烯具有高電子遷移率、高電子飽和速度和高熱導率等優良特性，在毫米波、亞毫米波乃至太赫茲器件、超級計算機等方面具有廣闊應用前景。基于二維材料的超高速、超低噪聲、超低功耗場效應晶體管及其集成電路，有望突破當前電子器件的高成本、低分辨率及高功耗的瓶頸，為開發更高性能電子器件提供新的思路和方案。開發二維材料電學性能的研究以二維材料的場效應晶體管的研制為主，就現狀而言，二維材料晶體管的電學性能主要受兩個因素的制約：（1）散射問題。二維材料由單層碳原子構成的二維結構，因而同傳統半導體材料相比更易受到與之接觸的材料對它的散射而影響其電學性能。對于常規的頂柵結構的場效應晶體管，導電溝道處于襯底和柵介質之間，受到散射也較大，影響了二維材料的電學性能；（2）寄生問題。二維材料晶體管的有源區在柵的正下方，而柵電極和源（漏）電極之間的未覆蓋的區域則會產生寄生電阻，影響晶體管的電學性能，因而為優化二維材料晶體管的性能，在確保穩定隔離的同時減小柵電極和源（漏）電極的間距是一個關鍵。

在國際上，減弱散射的代表性方法有選擇極性較弱的襯底以及埋柵結構。襯底選擇上如IBM的Yanqing?Wu等以類金剛石材料為襯底獲得了高性能的石墨烯FET器件（State-of-the-Art?Graphene?High-Frequency?Electronics，Nano?Lett.,?2012,?12,?3062?3067）。然而，類金剛石價格昂貴，并且面積太小，不符合石墨烯的工程化需求。在結構設計上Jongho?Lee等人研制了埋柵結構石墨烯器件（Embedded-gate?graphene?transistors?for?high-mobility?detachable?flexible?nanoelectronics.,?Appl.?Phys.?Lett.,?2012,100,?152104）。目前尚未見到將埋柵結構和自對準技術結合在一起來實現二維材料晶體管的設計發明報道。

發明內容

本發明提出的是一種基于自對準技術埋柵結構的二維材料場效應晶體管的制造方法，其目的是針對現有工藝設計不能很好的解決二維材料制作場效應晶體管時遇到的散射及寄生電阻大的問題，本設計可兼容于傳統平面加工工藝，減小二維材料應用于場效應晶體管時普遍存在的散射以及寄生電阻，利于器件電學性能的優化。

本發明的技術解決方案：一種基于自對準技術埋柵結構的二維材料場效應晶體管制造方法，其特征在于將自對準技術同埋柵結構融合在一起，具體制作步驟如下：

1）在絕緣襯底上以平面光刻顯影技術制備出場效應晶體管的源極、漏極、柵極圖形，金屬生長后輔以溶膠剝離工藝制備場效應晶體管的源極、漏極以及柵極的電極；

2）在源極、漏極之間以相同的平面光刻、金屬生長、剝離工藝制備出自對準區，以薄層金屬將源、漏電極連接起來；

3）在自對準區內以平面光刻顯影技術制備出柵電極圖形；

4）將自對準區中連接源、漏電極的金屬從光刻柵圖形下刻蝕隔開，側向刻蝕確保下一步的制備的柵極同源、漏隔離，實現自對準；

5）同一光刻圖形下先后以生長金屬作為柵電極、生長絕緣材料作為柵介質，之后溶膠剝離完成埋柵結構；

6）以轉移法將二維材料轉移到以上準備的基片上；

7）以平面光刻顯影技術制備出圖形，暴露出晶體管之間，柵電極和源漏電極之間的二維材料，以刻蝕技術除掉實現隔離，完成自對準埋柵結構的二維材料場效應晶體管制備。

本發明的優點：與現有場效應晶體管的制作過程相比，其顯著優點為：（1）腐金液的側向腐蝕形成的對準間距同自對準去金屬厚度一致，小于常規工藝中電子束曝光系統形成的對準間距，利于降低寄生電阻；（2）埋柵結構從設計上將二維材料受到的散射降到最低，利于優化二維材料的電學性能。

附圖說明

圖1是自對準埋柵二維材料FET器件結構示意圖。

圖2?是平面工藝制備出FET器件的源極、漏極、柵極的測試電極的示意圖。

圖3是自對準區示意圖。