[發(fā)明專利]半導(dǎo)體結(jié)構(gòu)及其形成方法

有效

• 申請?zhí)枺?/td>: 201310625288.7
• 申請日: 2013-11-28
• 公開（公告）號: CN103855091A
• 公開（公告）日: 2014-06-11
• 發(fā)明（設(shè)計）人: J·B·常;P·常;M·A·古羅恩;J·W·斯雷特
• 申請（專利權(quán)）人: 國際商業(yè)機(jī)器公司
• 主分類號: H01L21/8234
• 分類號: H01L21/8234;H01L21/28;H01L27/088;H01L29/06;H01L29/08;H01L29/10;H01L29/423;B82Y40/00
• 代理公司: 北京市中咨律師事務(wù)所 11247
• 代理人: 于靜;張亞非

相關(guān)申請

本申請與共同轉(zhuǎn)讓并且共同懸而未決的美國專利申請No.13/692182有關(guān)，該申請通過引用的方式結(jié)合于本申請中。

技術(shù)領(lǐng)域

本公開涉及半導(dǎo)體結(jié)構(gòu)，并且具體地，涉及納米網(wǎng)（nanomesh）互補(bǔ)金屬氧化物半導(dǎo)體場效應(yīng)晶體管（MOSFET）及其制造方法。

背景技術(shù)

對于p型場效應(yīng)晶體管（PFET）硅-鍺合金溝道是希望的，對于n型場效應(yīng)晶體管（NFET），硅溝道是希望的。特別地，硅-鍺合金溝道可以提供增強(qiáng)的遷移率和與硅的帶隙結(jié)構(gòu)的價帶偏移。因此，采用硅-鍺合金溝道的PFET可以提供比采用硅溝道的PFET更低的閾值電壓。然而，硅-鍺合金中的這種價帶偏移變化使得NFET的閾值電壓劣化。此外，對于未摻雜的體完全耗盡場效應(yīng)晶體，閾值電壓調(diào)節(jié)尤其是挑戰(zhàn)，因為摻雜不能用于調(diào)諧閾值電壓。

發(fā)明內(nèi)容

通過在絕緣體上硅襯底上交替生長外延硅-鍺合金和無鍺的硅材料，形成硅-鍺合金和無鍺的硅材料的交替疊層。在所述交替疊層上形成限定鰭片的掩模結(jié)構(gòu)，并且隨后形成第一可丟棄柵極結(jié)構(gòu)和第二可丟棄柵極結(jié)構(gòu)。在形成平面化電介質(zhì)層之后，去除所述第一和第二可丟棄柵極結(jié)構(gòu)以分別形成第一柵極腔和第二柵極腔。通過采用所述平面化層和所述限定鰭片的掩模結(jié)構(gòu)作為蝕刻掩模蝕刻所述交替疊層，向下延伸所述第一和第二柵極腔。采用掩蔽蝕刻工藝，所述無鍺的硅材料被各向同性蝕刻以橫向擴(kuò)展所述第一柵極腔并且形成包括所述硅鍺合金的第一半導(dǎo)體納米線陣列；并且所述硅鍺合金被各向同性蝕刻以橫向擴(kuò)展所述第二柵極腔并且形成包括所述無鍺的硅材料的第二半導(dǎo)體納米線陣列。用替代柵結(jié)構(gòu)填充所述第一和第二柵極腔。每個替代柵結(jié)構(gòu)可以橫向圍繞二維半導(dǎo)體納米線陣列。

根據(jù)本公開的另一個方面，提供了一種形成半導(dǎo)體結(jié)構(gòu)的方法。形成絕緣體層上的硅鍺合金和無鍺的硅材料的交替疊層。在所述交替疊層上形成包括第一柵極腔和第二柵極腔的平面化電介質(zhì)層。通過構(gòu)圖所述交替疊層的第一部分在所述第一柵極腔之下形成多個包括硅鍺合金的第一半導(dǎo)體納米線。通過構(gòu)圖所述交替疊層的第二部分在所述第二柵極腔之下形成多個包括無鍺的硅材料的第二半導(dǎo)體納米線。

根據(jù)本公開的另一方面，提供了包括第一場效應(yīng)晶體和第二場效應(yīng)晶體管的半導(dǎo)體結(jié)構(gòu)。第一場效應(yīng)晶體管包括：包含硅鍺合金和無鍺的硅材料的第一交替疊層的第一源極區(qū)；包含硅鍺合金和無鍺的硅材料的第二交替疊層的第一漏極區(qū)；多個第一溝道，位于多個包括所述硅鍺合金的第一半導(dǎo)體納米線中并且在所述第一源極區(qū)和所述第一漏極區(qū)之間延伸；以及圍繞所述多個第一半導(dǎo)體納米線中的每一個的第一柵極電極。第二場效應(yīng)晶體管包括：包含硅鍺合金和無鍺的硅材料的第三交替疊層的第二源極區(qū)；包含硅鍺合金和無鍺的硅材料的第四交替疊層的第二漏極區(qū)；多個第二溝道，位于多個包括所述無鍺的硅材料的第二半導(dǎo)體納米線中并且在所述第二源極區(qū)和所述第二漏極區(qū)之間延伸；以及圍繞所述多個第二半導(dǎo)體納米線中的每一個的第二柵極電極。

附圖說明

圖1A是根據(jù)本發(fā)明實施例在絕緣體層上形成硅-鍺合金和無鍺的硅材料的交替疊層之后的示例性半導(dǎo)體結(jié)構(gòu)的自頂向下視圖。

圖1B是沿著圖1A的垂直面B-B′的所述示例性半導(dǎo)體結(jié)構(gòu)的垂直橫截面視圖。

圖2A是根據(jù)本公開實施例在形成淺溝槽隔離結(jié)構(gòu)之后的所述示例性半導(dǎo)體結(jié)構(gòu)的自頂向下視圖。

圖2B是沿著圖2A的垂直面B-B′的所述示例性半導(dǎo)體結(jié)構(gòu)的垂直橫截面視圖。

圖3A是根據(jù)本公開實施例在形成多個限定鰭片的掩模結(jié)構(gòu)之后的所述示例性半導(dǎo)體結(jié)構(gòu)的自頂向下視圖。

圖3B是沿著圖3A的垂直面B-B′的所述示例性半導(dǎo)體結(jié)構(gòu)的垂直橫截面視圖。

圖4A是根據(jù)本公開實施例在形成可丟棄柵極結(jié)構(gòu)以及源極區(qū)和漏極區(qū)之后的所述示例性半導(dǎo)體結(jié)構(gòu)的自頂向下視圖。

圖4B是沿著圖4A的垂直面B-B′的所述示例性半導(dǎo)體結(jié)構(gòu)的垂直橫截面視圖。

圖5A是根據(jù)本公開實施例在形成平面化電介質(zhì)層之后的所述示例性半導(dǎo)體結(jié)構(gòu)的自頂向下視圖。

圖5B是沿著圖5A的垂直面B-B′的所述示例性半導(dǎo)體結(jié)構(gòu)的垂直橫截面視圖。

圖6A是根據(jù)本公開實施例在去除所述第一可丟棄柵極結(jié)構(gòu)之后的所述示例性半導(dǎo)體結(jié)構(gòu)的自頂向下視圖。

圖6B是沿著圖6A的垂直面B-B′的所述示例性半導(dǎo)體結(jié)構(gòu)的垂直橫截面視圖。

圖6C沿著圖6A的垂直面C-C′的所述示例性半導(dǎo)體結(jié)構(gòu)的垂直橫截面視圖。