[發明專利]平面工藝下的三維集成電路及其制造方法

有效

• 申請號: 201310624617.6
• 申請日: 2013-11-29
• 公開（公告）號: CN103646947A
• 公開（公告）日: 2014-03-19
• 發明（設計）人: 王釗
• 申請（專利權）人: 無錫中星微電子有限公司
• 主分類號: H01L27/06
• 分類號: H01L27/06;H01L29/06;H01L21/822
• 代理公司: 無錫互維知識產權代理有限公司 32236
• 代理人: 戴薇

【技術領域】

本發明涉及電路設計領域，特別涉及一種平面工藝下的三維集成電路及其制造方法。

【背景技術】

模擬電路中經常會需要較大的電阻和電容構建時間常數較大的RC(電阻電容)濾波電路。例如LED(light-emitting?diode)背光驅動電路中，調光電路會采用較大的RC濾波電路，來產生與PWM（Pulse?Width?Modulation）調光信號的占空比成正比的輸出電壓，如圖1所示。圖1中，REF為基準電壓，DPWM為PWM調光信號，VDIM為輸出電壓信號。VDIM的電壓與DPWM的占空比成正比。如果以VDIM為參考電壓來調整LED電流信號，則可以實現DPWM對LED電流的線性控制，從而控制LED的亮度。其他應用中，也可能采用RC濾波電路來減小信號高頻噪聲。一般這些應用中電阻值和電容值都很大，會占用很大的芯片面積。一般電阻由高阻多晶硅電阻構成，電容可以采用MOS(Metal?Oxide?Semiconductor)電容或PIP（Poly-Insulator-Poly:多晶硅-絕緣層-多晶硅）電容。這種情況在版圖設計中現有技術通常分別放置電阻和電容，即電阻和電容分別獨立占用兩塊不同的芯片區域。

如果采用PIP電容，肯定無法做到PIP電容與高阻多晶硅電阻重疊放置，因為PIP同時會用到高阻多晶硅那層多晶硅。采用MOS電容，現有技術也無法實現重疊放置。如圖2a和2b所示，MOS電容的結構如圖2a所示，中間的斜線填充區域210為第一多晶硅區，沿第一多晶硅區四周分布的小方框為接觸孔220，實線框230和第一多晶硅區之間的區域為有源區。虛線框240以內的區域都是離子注入區，對于NMOS電容來說，可以在離子注入區進行N+注入以在有源區的位置形成所述N+有源區，對于PMOS電容來說，可以在離子注入區進行P+注入以在有源區的位置形成所述P+有源區。現有技術中通常都是采用自對準工藝，為了讓有源區緊貼溝道區（第一多晶硅區下面對應的區域），所以一般都是將有源區、溝道區（柵極）全都注入N+或P+。圖2b為第二多晶硅形成的多晶硅電阻。

如果簡單的將第二多晶硅形成的多晶硅電阻重疊到圖2b中的MOS電容上，由于按照標準工藝在離子注入區240進行N+或P+離子注入是發生在第二多晶硅形成之后，因此在離子注入區進行N+或P+離子注入時會將注入到第二多晶硅形成的高阻電阻上，使得高阻電阻變為低阻電阻，例如方塊電阻值由2000歐姆/方塊變為18歐姆/方塊。

因此，有必要提出一種改進的技術方案來克服上述問題。

【發明內容】

本發明的目的在于提供一種集成電路，其可以在平面集成電路工藝中實現MOS電容和高阻電阻的區域共享，減小了芯片面積，降低了成本。

本發明的目的在于提供一種集成電路的制造方法，其可以在平面集成電路工藝中實現MOS電容和高阻電阻的區域共享，減小了芯片面積，降低了成本。

為了解決上述問題，根據本發明的一個方面，本發明提供一種集成電路，其包括：形成于基底上的MOS電容，其中所述MOS電容包括作為第一電極的第一多晶硅區、作為第二電極的有源區和溝道區以及位于第一多晶硅區和溝道區之間的介質區，其中第一多晶硅區、介質區、溝道區依次從上到下的相對應，有源區位于所述溝道區的周邊；和形成于MOS電容的第一多晶硅區上方的由第二多晶硅區形成的多晶硅電阻，第二多晶硅區和第一多晶硅區之間形成有氧化層，第二多晶硅區在基底上的投影完全包含在第一多晶硅區在基底上的投影內。

進一步的，形成多晶硅電阻的第二多晶硅區小于形成MOS電容的第一電極的第一多晶硅區，MOS電容的有源區是在形成第二多晶硅區后在離子注入區上進行N型或P型離子注入形成的，其中離子注入區域在基底上的投影與第二多晶硅區在基底上的投影無交疊，并且與第一多晶硅區在基底上的投影的邊緣交疊。

進一步的，所述集成電路還包括有壓焊區，所述MOS電容和多晶硅電阻位于所述壓焊區的下方以使得MOS電容和電阻在基底上的投影與所述壓焊區在基底上的投影相重疊。下方設有MOS電容和多晶硅電阻的壓焊區為接地的壓焊區。

進一步的，所述MOS電容的一個電極接地，另一個電極接所述多晶硅電阻的一端，所述MOS電容和所述多晶硅電阻構成RC濾波電路。MOS電容的第一電極接地。