[發明專利]一種智能變電站合并單元特性的仿真裝置及其仿真方法

有效

• 申請號: 201310617103.8
• 申請日: 2013-11-27
• 公開（公告）號: CN103616591A
• 公開（公告）日: 2014-03-05
• 發明（設計）人: 李仲青;周澤昕;陸偉;周春霞;詹榮榮;杜丁香;張鵬;程元;張福雪
• 申請（專利權）人: 國家電網公司;中國電力科學研究院;武漢中元華電科技股份有限公司
• 主分類號: G01R31/00
• 分類號: G01R31/00;G05B19/042
• 代理公司: 北京安博達知識產權代理有限公司 11271
• 代理人: 徐國文

1.一種智能變電站合并單元特性的仿真裝置，所述合并單元用于將互感器的二次信號轉換為光數字信號，其特征在于，所述裝置包括依次連接的傳感器、模數轉換器、CPLD、CPU和FPGA；所述FPGA分別與光串口驅動器和光纖以太網模塊連接，恒溫晶振分別與CPU和FPGA連接；所述裝置設有存儲器系統和電以太網模塊，所述存儲器系統分別與CPU和CPLD連接；所述電以太網模塊與CPU連接；

所述仿真裝置仿真合并單元的以下特性：采樣頻率偏差及抖動、同步及失步特性、采樣值報文的丟幀、延時、延時偏差、延時抖動，實時修改采樣值報文的同步標志、狀態字、品質位，模擬采樣值偏差和疊加諧波分量特性。

2.如權利要求1所述的仿真裝置，其特征在于，所述裝置包括光纖發送器、光纖收發器和光纖接收器，所述光纖發送器與光串口驅動器連接；所述光纖收發器與光纖以太網模塊的光纖以太網PHY芯片連接；所述光纖接收器與FPGA連接，用于將時間同步信號傳輸給FPGA。

3.如權利要求1所述的仿真裝置，其特征在于，所述傳感器為24路傳感器，用于將來自電力互感器的二次電壓和電流轉換為幅值為5V的小信號電壓；所述模數轉換器用于將幅值為5V的小信號電壓轉換為數字量采樣值，所述模數轉換器由4片組成16位的模數轉換器，每片模數轉換器具有6個獨立的采樣保持器。

4.如權利要求1所述的仿真裝置，其特征在于，所述CPU為雙核CPU，采用PowerPC內核的MPC8377E，所述CPU內建PCI-E控制器，通過PCI-E總線連接FPGA，用來向FPGA傳輸經編碼、打包之后的采樣值報文；所述CPU內建以太網MAC，通過標準的RGMII總線與外部電以太網MAC連接，所述電以太網MAC與RJ45接頭連接。

5.如權利要求1所述的仿真裝置，其特征在于，所述FPGA用于完成模數轉換時間控制、采樣值報文發送時間控制和恒溫晶振調理任務；

其中，模數轉換時間控制包括：實現與外部光纖以太網接口和光串口的通信，并且通過PCI-E總線從CPU獲取采樣值報文；所述FPGA根據采樣值報文的類型選擇相應的數據接口，將DL/T860.92格式的采樣值報文發送給光纖以太網MAC，將GB/T20840.8格式的采樣值報文發送給光串口驅動器；

所述采樣值報文發送時間控制包括：采樣值報文發送時間由CPU計算得出，FPGA在CPU指定時刻發送采樣值報文；

所述恒溫晶振調理包括：接收來自全球定位系統GPS的光PPS或者光IRIG-B碼的對時信號，并對恒溫晶振進行調理，實現系統的時間與全球定位系統GPS同步。

6.如權利要求1所述的仿真裝置，其特征在于，所述存儲器系統包括Flash存儲器和DDR2存儲器；所述FLASH存儲器通過數據地址線與CPLD的片選信號引腳連接，所述FLASH存儲器容量為256Mbit，所述DDR2存儲器與CPU連接，DDR2存儲器由4片X161G?DDR2擴展為64位DDR2。

7.如權利要求1所述的仿真裝置，其特征在于，所述光纖以太網模塊包括光纖以太網PHY芯片，用于負責DL/T860.92格式采樣值報文的發送，其鏈路層由FPGA實現，物理層由光纖以太網PHY芯片和光纖收發器實現。

8.如權利要求1所述的仿真裝置，其特征在于，所述光串口驅動器用于負責GB/T20840.8格式的采樣值報文的發送，采用光串口驅動器將來自FPGA的弱信號轉換成強信號以驅動光纖發送器；所述電以太網模塊作為實現上位機和下位機的通訊接口，由CPU內建的以太網控制器、外部的以太網物理層和RJ45接頭組成。

9.如權利要求1所述的仿真裝置，其特征在于，所述CPLD用于完成裝置內器件的尋址工作以及邏輯功能，邏輯功能包括LED燈的控制和啟動模數轉換信號。

10.一種智能變電站合并單元特性的仿真方法，其特征在于，所述方法采用的裝置為智能變電站合并單元的仿真裝置，所述方法包括下述步驟：

步驟一：采樣值獲取：模數轉換器完成轉換之后觸發CPU中斷，進入中斷處理程序，在中斷處理程序中，CPU獲取24路采樣值；

步驟二：判斷是否模擬丟幀處理：如果要模擬丟幀，則直接跳轉至步驟七；否則進入步驟三；

步驟三：采樣值處理：所述CPU對采樣值進行進一步處理，包括以下方面：①根據采樣值報文的通道設置，將采樣值復制多份，包括模擬采樣值雙AD功能；②對要錯值處理的通道進行比例放大、數據平移處理；③疊加諧波分量；

步驟四：采樣值報文編碼；將采樣值作為通道數據編碼DL/T860.92格式或者GB/T20840.8格式的采樣值報文；

步驟五：FPGA計算采樣值報文發送時間；

步驟六：將采樣值報文、報文發送時間及控制信息發送給PFGA，FPGA根據以上控制信息在CPU的特定時刻通過光纖以太網接口或者光纖串口發送采樣值報文；所述控制信息包括發送接口類型、接口號、波特率和編碼格式；

步驟七：計算下一采樣時刻；所述仿真裝置模擬合并單元的同步和失步特性、采樣頻率的偏差和抖動特性，每一次采樣時刻均根據設置計算得出；計算出采樣時刻后，CPU將采樣時刻信息寫入CPLD，CPLD在CPU的指定時刻觸發模數轉換器的轉換啟動。