[發(fā)明專利]三維存儲器陣列的串選擇線及其制作方法

有效

• 申請?zhí)枺?/td>: 201310611215.2
• 申請日: 2013-11-26
• 公開（公告）號: CN104681482A
• 公開（公告）日: 2015-06-03
• 發(fā)明（設計）人: 賴二琨
• 申請（專利權）人: 旺宏電子股份有限公司
• 主分類號: H01L21/768
• 分類號: H01L21/768;H01L21/8247;H01L23/532;H01L27/115
• 代理公司: 中科專利商標代理有限責任公司 11021
• 代理人: 任巖

1.一種三維存儲器陣列的串選擇線的制作方法，包括：

提供介電基底，該介電基底上已形成了疊層和硬掩模層，其中該疊層包括交替堆棧的多個介電層和多個第一導電層，且具有暴露出該介電基底的兩個第一開口，該疊層位于這些第一開口之間的部分用以形成串選擇線；該硬掩模層覆蓋該疊層且具有第二開口，該第二開口位于這些第一開口上方且暴露該疊層的該部分；

進行熱處理以在該疊層的該部分的側壁上形成氧化層；

在這些第一開口和該第二開口中形成第二導電層，該第二導電層和該氧化層接觸；以及

移除部分該疊層、部分該硬掩模層和部分該第二導電層，以形成串選擇線和位線圖案，其中該串選擇線包括該疊層的該部分以及包覆該疊層的該部分的該第二導電層。

2.根據(jù)權利要求1所述的三維存儲器陣列的串選擇線的制作方法，其中在該疊層的該部分的側壁上形成氧化層的方法包括：

在該疊層的該部分中的這些第一導電層的側壁上形成氧化層。

3.根據(jù)權利要求1所述的三維存儲器陣列的串選擇線的制作方法，其中該疊層的最上層為該介電層。

4.根據(jù)權利要求1所述的三維存儲器陣列的串選擇線的制作方法，其中該第二開口包括形狀相同的第一部分和第二部分，以及連接該第一部分和該第二部分且暴露出該疊層的第三部分，該第一部分和該第二部分的形狀分別和每一第一開口相同。

5.根據(jù)權利要求1所述的三維存儲器陣列的串選擇線的制作方法，其中移除部分該疊層的方法是干式刻蝕法，且該干式刻蝕法對這些介電層和這些第一導電層不具選擇性。

6.根據(jù)權利要求1所述的三維存儲器陣列的串選擇線的制作方法，其中該第二開口的形成方法包括：

在該介電基底上依序形成全面覆蓋該介電基底的堆棧材料層和硬掩模材料層；

在該堆棧材料層和該硬掩模材料層中形成兩個第三開口以形成具有這些第一開口的該疊層；以及

移除這些第三開口之間的該硬掩模材料層以形成具有該第二開口的該硬掩模層。

7.根據(jù)權利要求6所述的三維存儲器陣列的串選擇線的制作方法，其中移除這些第三開口之間的該硬掩模材料層的方法包括：

在該介電基底上形成填滿這些第三開口且覆蓋該硬掩模材料層的材料層；

在該材料層上形成圖案化光刻膠層；

以該圖案化光刻膠層為掩模，移除部分該材料層以及這些第三開口之間的該硬掩模材料層；以及

移除剩余的該材料層。

8.根據(jù)權利要求7所述的三維存儲器陣列的串選擇線的制作方法，其中該材料層包括有機介電材料層和富硅聚合物層，該有機介電材料層填滿這些第三開口，該富硅聚合物層全面覆蓋該介電基底。

9.一種三維存儲器陣列的串選擇線，包括

介電基底；

串選擇線結構，位于該介電基底上，該串選擇線結構包括交替堆棧的多個介電層和多個第一導電層；

第二導電層，覆蓋該串選擇線結構的側壁和頂部；以及

氧化層，位于這些第一導電層和該第二導電層之間，且與這些第一導電層和該第二導電層接觸。

10.根據(jù)權利要求9的三維存儲器陣列的串選擇線，其中該串選擇線結構的最上層為該介電層。