[發明專利]一種基于FPGA的通信基帶的一體化驗證平臺

有效

• 申請號: 201310610543.0
• 申請日: 2013-11-26
• 公開（公告）號: CN103685103A
• 公開（公告）日: 2014-03-26
• 發明（設計）人: 陸許明;徐永鍵;陳曉東;譚洪舟
• 申請（專利權）人: 廣州市花都區中山大學國光電子與通信研究院
• 主分類號: H04L25/03
• 分類號: H04L25/03;H04L29/06;H04L1/18
• 代理公司: 廣州粵高專利商標代理有限公司 44102
• 代理人: 林麗明

1.一種基于FPGA的通信基帶的一體化驗證平臺，其特征在于，包括軟件基帶處理模塊、硬件基帶處理模塊和射頻模塊，所述軟件基帶處理模塊通過采用UDP傳輸協議的以太網與硬件基帶處理模塊連接，硬件基帶處理模塊通過AD/DA轉換器與射頻模塊連接；

所述硬件基帶處理模塊包括發送硬件基帶處理單元和接收硬件基帶處理單元，射頻模塊包括射頻發送單元和射頻接收單元；所述發送硬件基帶處理單元通過DA轉換器與射頻發送單元連接，接收硬件基帶處理單元通過AD轉換器與射頻接收單元連接；

所述發送硬件基帶處理單元包括微控制器MCU、以太網物理層PHY、以太網控制器MAC，數據存儲控制器DSC，發送FIFO子單元和發送基帶子單元，以太網物理層PHY?的輸出端與以太網控制器MAC的輸入端連接，以太網控制器MAC的輸出端與數據存儲控制器DSC的輸入端連接，數據存儲控制器DSC的輸出端與發送FIFO子單元的輸入端連接，發送FIFO子單元的輸出端與發送基帶子單元的輸入端連接，發送基帶子單元的輸出端通過DA轉換器與射頻發送單元連接；微控制器MCU分別與太網控制器MAC，數據存儲控制器DSC連接，所述以太網控制器MAC中還設有廣播包過濾器；

所述接收硬件基帶處理單元包括微控制器MCU、以太網物理層PHY、以太網控制器MAC，數據存儲控制器DSC，接收FIFO子單元和接收基帶子單元，以太網物理層PHY?的輸入端與以太網控制器MAC的輸出端連接，以太網控制器MAC的輸入端與數據存儲控制器DSC的輸出端連接，數據存儲控制器DSC的輸入端與接收FIFO子單元的輸出端連接，接收FIFO子單元的輸入端與接收基帶子單元的輸出端連接，接收基帶子單元的輸入端通過DA轉換器與射頻發送單元連接，微控制器MCU分別與太網控制器MAC，數據存儲控制器DSC連接。

2.根據權利要求1所述的基于FPGA的通信基帶的一體化驗證平臺，其特征在于，所述射頻發送單元包括射頻調制器、本振LO和鎖相環PLL與功率放大器PA；所述本振LO和鎖相環PLL的輸出端接射頻調制器的輸入端，射頻調制器的輸出端接功率放大器PA的輸入端；DA轉換器接射頻調制器的輸入端。

3.根據權利要求2所述的基于FPGA的通信基帶的一體化驗證平臺，其特征在于，所述射頻接收單元包括可變增益放大器VGA、射頻解調器、低噪聲放大器LNA與本振LO和鎖相環PLL；所述低噪聲放大器LNA的輸出端接射頻解調器的輸入端，本振LO和鎖相環PLL的輸出端接射頻解調器的輸入端，射頻解調器的輸出端接可變增益放大器VGA的輸入端，可變增益放大器VGA的輸出端接AD轉換器。

4.根據權利要求1所述的基于FPGA的通信基帶的一體化驗證平臺，其特征在于，所述軟件基帶處理模塊是帶有顯示單元的處理器。

5.根據權利要求1所述的基于FPGA的通信基帶的一體化驗證平臺，其特征在于，所述軟件基帶處理模塊和硬件基帶處理模塊采用請求--應答模式交互，在傳輸開始時，軟件基帶處理模塊和硬件基帶處理模塊都開始發出一個socket命令，軟件基帶處理模塊發送一個bind命令，用于分配一個本地協議地址給socket；在軟件基帶處理模塊/硬件基帶處理模塊，“Recv”操作用于接收數據報，而“Send”操作是負責發送數據報；在傳輸請求過程中，丟失的數據包被重發超時機制檢測到，如果軟件基帶處理模塊沒有收到數據該機制允許軟件基帶處理模塊重發傳輸請求到硬件基帶處理模塊。