[發明專利]微計算機

有效

• 申請號: 201310603564.X
• 申請日: 2013-11-25
• 公開（公告）號: CN103838149B
• 公開（公告）日: 2018-08-07
• 發明（設計）人: 鈴木慎一;瀧常雄一
• 申請（專利權）人: 瑞薩電子株式會社
• 主分類號: G05B15/02
• 分類號: G05B15/02
• 代理公司: 北京市金杜律師事務所 11256
• 代理人: 王茂華;張寧

1.一種微計算機，包括：

CPU；

外圍模塊，用于基于指定參數來控制外部裝置；以及

通信接口，能夠經由網絡與其它設備通信，

其中所述通信接口包括第一寄存器、第二寄存器和比較電路；

其中所述第一寄存器和所述第二寄存器保持用于基于經由所述網絡的通信與其它設備同步的時間；

其中所述比較電路將所述第一寄存器中保持的值與所述第二寄存器中保持的值進行比較，如果發現匹配，則向所述CPU發出CPU中斷，并且向所述外圍模塊發出外圍模塊中斷；

其中所述外圍模塊包括第三寄存器和第四寄存器；

其中所述第三寄存器保持所述參數的當前值；

其中所述第四寄存器保持所述參數的更新值；

其中所述外圍模塊生成控制信號，以基于所述當前值控制所述外部裝置；

其中所述CPU能夠響應于所述CPU中斷來執行參數更新程序，以開始計算所述參數的所述更新值并將所述更新值寫入所述第四寄存器，以及

其中所述外圍模塊響應于所述外圍模塊中斷而將存儲在所述第四寄存器中的值傳送至所述第三寄存器。

2.根據權利要求1所述的微計算機，

其中所述外圍模塊生成脈寬調制的控制信號，以驅動外部耦合設備；

其中所述參數提供用于指定脈寬調制的占空比的值；

其中所述通信接口將校正時間寫入到所述第二寄存器；

其中所述校正時間經由所述網絡被供給到所述通信接口，并且指定用于將所述參數從所述當前值更新為所述更新值的時間，以及

其中所述參數更新程序計算在所述校正時間將被供給到所述參數的所述更新值。

3.根據權利要求2所述的微計算機，

其中所述通信接口包括第一緩沖器，所述第一緩沖器能夠保持至少一條數據并且以與輸入數據相同的順序輸出保持的數據，以及

其中所述通信接口將所述校正時間寫入到所述第一緩沖器，將所述第一寄存器中保持的值與所述第二寄存器中保持的值進行比較，并且如果發現匹配，則將來自所述第一緩沖器的輸出寫入到所述第二寄存器。

4.根據權利要求2所述的微計算機，

其中所述外圍模塊中斷經由中斷選擇電路耦合到所述外圍模塊。

5.根據權利要求2所述的微計算機，

其中所述外圍模塊中斷直接耦合到所述外圍模塊；

其中所述外圍模塊包括PWM生成器電路和所述第四寄存器，并且包括第二緩沖器，所述第二緩沖器能夠保持至少一條數據并且以與輸入數據相同的順序輸出保持的數據，以及

其中所述PWM生成器電路基于所述第三寄存器中保持的所述當前值來生成所述脈寬調制的控制信號，并且當所述外圍模塊中斷被輸入時向所述第三寄存器傳送從所述第二緩沖器輸出的值。

6.根據權利要求5所述的微計算機，

其中所述PWM生成器電路生成3相控制信號；

其中所述外圍模塊進一步包括可變延遲電路、相位調整電路和相位寄存器；

其中所述可變延遲電路對應地被插入以接收所述3相控制信號；

其中所述相位調整電路向所述可變延遲電路供給延遲量，以及

其中所述相位寄存器向所述相位調整電路供給相位調整參數。

7.根據權利要求1所述的微計算機，

其中所述外圍模塊生成脈寬調制的控制信號以控制外部耦合設備；

其中所述參數提供表示脈寬調制的占空比的值；

其中所述通信接口向所述第二寄存器寫入開始時間和校正時間；

其中所述開始時間經由所述網絡被供給到所述通信接口；

其中所述校正時間指定用于將所述參數從所述當前值更新為所述更新值的時間，以及

其中所述參數更新程序包括在所述開始時間將所述參數的初始值寫入到所述第三寄存器、響應于在所述開始時間的CPU中斷來允許所述外圍模塊中斷以及禁止后續的CPU中斷的步驟。

8.根據權利要求7所述的微計算機，

其中所述外圍模塊生成多組脈寬調制的控制信號，以控制多個外部耦合設備；

其中所述參數提供表示與每組控制信號對應的脈寬調制的占空比的多組值；

其中所述通信接口包括與所述多組控制信號對應的多個第二寄存器并且向每個所述第二寄存器寫入所述開始時間和所述校正時間；

其中所述開始時間和所述校正時間經由所述網絡被供給到所述通信接口，并且對應于每組控制信號；

其中所述比較電路將所述第一寄存器中保持的值與所述第二寄存器中保持的值進行比較，如果發現匹配，則向所述外圍模塊發出對應于所述多組控制信號的多個外圍模塊中斷；

其中所述外圍模塊包括與所述多組控制信號對應的多個所述第三寄存器和所述第四寄存器，并且基于與每組控制信號對應的所述當前值生成所述多組控制信號，以及

其中所述外圍模塊響應于所述外圍模塊中斷來將存儲在對應的第四寄存器中的值傳送到對應的第三寄存器。