[發明專利]用于高速串化解串器的預減重電路

有效

• 申請號: 201310597942.8
• 申請日: 2013-11-22
• 公開（公告）號: CN103647542B
• 公開（公告）日: 2017-05-03
• 發明（設計）人: 彭誼;邱賜云
• 申請（專利權）人: 中國電子科技集團公司第三十二研究所
• 主分類號: H03K19/00
• 分類號: H03K19/00;H03M9/00;H04L25/03
• 代理公司: 上海漢聲知識產權代理有限公司31236
• 代理人: 郭國中

技術領域

本發明涉及一種預減重電路，特別是涉及一種用于高速串化解串器的預減重電路，屬于模擬通信技術領域。

背景技術

現代通信系統中，串行數據通信能節約連線資源，對信號幅度的要求小，且信號之間的串擾小，傳輸速率高，廣泛應用于各種高速通信標準，如以太網、光纖通信、背板總線等。

在損耗較大的鏈路上傳輸高速串行數據時，信道可被抽象成一個低通濾波器。這會使傳輸的數據發生失真，增加數據在接收端的誤碼率。此外，高速串化解串器設計中最大的問題是數據處理時間的控制，這也是制約驅動器帶寬的關鍵因素。隨著驅動器帶寬的提高，當每一位數據的位寬小于驅動器的位處理時間時，前面發送信號的值就會影響當前位的波形，即存在碼間干擾。碼間干擾易出現當一組串行數據流包含多個比特的相同數值數據，而其后跟著短比特位的相反數值數據時。長時間的恒定值對信道電容完全充電，在緊接著的相反數據位內無法反相補償，使相反數據的電壓值有可能不會被檢測到，從而發生碼間干擾。碼間干擾降低了系統所能運行的最大頻率。

發明內容

本發明所要解決的技術問題是提供一種用于高速串化解串器的預減重電路，其對相同極性位串中第一位之后的每一位實施減重，相同極性位串中的第一位不減重，可應用于高速串化解串器的發送端，可達到預先減小低頻數據幅度的效果，補償信道的高頻衰減，在保證誤碼率的前提下提高傳輸帶寬。

本發明是通過下述技術方案來解決上述技術問題的：一種用于高速串化解串器的預減重電路，其特征在于，其包括電阻分壓器、減重幅度控制器、輸出級，電阻分壓器、輸出級都與減重幅度控制器連接。

優選地，所述電阻分壓器包括依次串聯的三十一個等值電阻和一個電阻值大于等值電阻的第一電阻。

優選地，所述第一電阻的阻值為等值電阻的四十八倍。

優選地，所述減重幅度控制器還與一個反相器、一個外部輸入信號端連接。

優選地，所述外部輸入信號端輸入五位外部輸入信號，五位外部輸入信號用于控制減重幅度；五位外部輸入信號分別經反相器生成五位反相信號。

優選地，所述減重幅度控制器為樹形結構，共有五列，每列各由三十個傳輸門、十六個傳輸門、八個傳輸門、四個傳輸門、兩個傳輸門控制。

優選地，所述輸出級由依次連接的多路復用器、電壓緩沖器、運算放大器組成。

優選地，所述電阻分壓器輸出三十二個參考電壓作為減重幅度控制器的輸入。

本發明的積極進步效果在于：本發明可有效簡化預減重電路結構，從而減少實現預減重功能所需的晶體管數量，可減小芯片的面積和成本，并降低使用時的功耗。本發明可通過五位外部輸入信號靈活控制減重幅度，實現從0～-4.3dB不等的32種減重幅度。

附圖說明

圖1為本發明用于高速串化解串器的預減重電路的結構示意圖。

圖2為本發明中電阻分壓器的結構示意圖。

圖3為本發明中減重幅度控制器的結構示意圖。

圖4為本發明中輸出級的結構示意圖。

具體實施方式

下面結合附圖給出本發明較佳實施例，以詳細說明本發明的技術方案。

如圖1至圖4所示，本發明用于高速串化解串器的預減重電路包括電阻分壓器、減重幅度控制器、輸出級，電阻分壓器、輸出級都與減重幅度控制器連接。電阻分壓器包括依次串聯的三十一個等值電阻和一個電阻值大于等值電阻的第一電阻。減重幅度控制器還與一個反相器、一個外部輸入信號端連接。減重幅度控制器為樹形結構，共有五列，每列各由三十個傳輸門、十六個傳輸門、八個傳輸門、四個傳輸門、兩個傳輸門控制。輸出級由依次連接的多路復用器、電壓緩沖器、運算放大器組成。