[發明專利]多用戶檢測中匹配濾波器

在審

• 申請號: 201310584711.3
• 申請日: 2013-11-20
• 公開（公告）號: CN104660299A
• 公開（公告）日: 2015-05-27
• 發明（設計）人: 程媛
• 申請（專利權）人: 程媛
• 主分類號: H04B1/7093
• 分類號: H04B1/7093
• 代理公司: 無
• 代理人: 無

技術領域

本發明屬于濾波器領域，尤其是涉及一種多用戶檢測中匹配濾波器的改進。

背景技術

第三代移動通信系統簡稱3G，采用寬帶碼分多址(Code?Division?Multiple?Access,CDMA)數字技術的新一代通信系統。在CDMA無線通信系統中，所有移動手機和所有無線基站都工作在相同的頻譜。為區分不同的信道，每個手機廣播一個惟一的碼序列，由于這些碼序列之間并不是完全正交導致了多址干擾(Multiple?Access?Interference,MAI)，限制了通信系統的容量。CDMA基站必須能夠判別這些不同的碼序列才能夠分辨出不同信道的信號。為了使基站能克服多址干擾準確地分辨出不同信道的信號引入了多用戶檢測(Multiple?UsersDetection,MUD)技術。多用戶檢測匹配濾波器在用戶分離環節作用是至關重要的，它的工作性能直接影響到多用戶檢測器的質量。FPGA?它是在PAL、GAL、CPLD?等可編程器件的基礎上進一步發展的產物。它是作為專用集成電路（ASIC）領域中的一種半定制電路而出現的，既解決了定制電路的不足，又克服了原有可編程器件門電路數有限的缺點。Verilog?HDL是一種硬件描述語言，用于從算法級、門級到開關級的多種抽象設計層次的數字系統建模。被建模的數字系統對象的復雜性可以介于簡單的門和完整的電子數字系統之間。現有的多用戶之間匹配時，效率低、性能不穩定，且結構復雜。

發明內容

本發明就是針對上述問題，提供一種效率高、性能穩定、結構簡單的一種多用戶檢測中匹配濾波器。

為實現上述目的，本發明采用如下技術方案，本發明包括多級處理器、信號檢測模塊、接收模塊、解碼模塊、解碼芯片、比較模塊、電源電路、放大模塊、濾波模塊、裁決模塊、匹配模塊、A/D轉換模塊，其特征在于：信號檢測模塊通過接收裝置與多級處理器相連，所述的解碼芯片、比較模塊、電源模塊與多級處理器的輸入端口相連；多級處理器的輸出模塊與放大模塊、濾波模塊、裁決模塊、匹配模塊和A/D轉換模塊相連。

作為一種優選方案，本發明所述多級處理器為單片機。

本發明有益效果。

本發明信號檢測模塊通過接收裝置與多級處理器相連，所述的解碼芯片、比較模塊、電源模塊與多級處理器的輸入端口相連；多級處理器的輸出模塊與放大模塊、濾波模塊、裁決模塊、匹配模塊和A/D轉換模塊相連。針對多用戶檢測匹配濾波器自身功能和特點，給出了一種以FPGA為平臺為主，利用了乒乓操作結構，流水線結構等硬件設計技巧。對每個模塊的設計進行了詳細介紹，最后通過仿真驗證了方案的資源利用和處理速度情況。??

附圖說明

為了使本發明所解決的技術問題、技術方案及有益效果更加清楚明白，以下結合附圖及具體實施方式，對本發明進行進一步詳細說明。應當理解，此處所描述的具體實施方式僅僅用以解釋本發明，并不用于限定本發明。

圖1是本發明電路原理框圖。

具體實施方式

如圖所示，本發明包括多級處理器、信號檢測模塊、接收模塊、解碼模塊、解碼芯片、比較模塊、電源電路、放大模塊、濾波模塊、裁決模塊、匹配模塊、A/D轉換模塊，其特征在于：信號檢測模塊通過接收裝置與多級處理器相連，所述的解碼芯片、比較模塊、電源模塊與多級處理器的輸入端口相連；多級處理器的輸出模塊與放大模塊、濾波模塊、裁決模塊、匹配模塊和A/D轉換模塊相連。

所述多級處理器為單片機。

多用戶檢測的一般思想為在各用戶使用的擴頻碼序列已知的情況下，首先利用一組匹配濾波器，對位于同一個多址通信信道內的所有用戶的擴頻信號分別進行匹配濾波，然后對所有匹配濾波的輸出同時進行多用戶檢測算法處理,最終判決恢復出發送的信息數據。可知匹配濾波器是多用戶檢測器一個重要組成，匹配濾波器工作的效率和可靠性直接影響到檢測器的整體有效性和可靠性。匹配濾波的輸出時延決定了下級多用戶檢測算法模塊的輸入間隔，也從很大程度上決定了多用戶檢測算法能否在工程上加以實現。因此，設計一種處理時延小的匹配濾波器對多用戶檢測器是非常有意義。