[發(fā)明專利]上拉電阻電路在審
| 申請(qǐng)?zhí)枺?/td> | 201310582339.2 | 申請(qǐng)日： | 2013-11-19 |
| 公開（公告）號(hào)： | CN104660242A | 公開（公告）日： | 2015-05-27 |
| 發(fā)明（設(shè)計(jì)）人： | 朱愷;陳捷;翁文君;莫善岳 | 申請(qǐng)（專利權(quán)）人： | 中芯國際集成電路制造（上海）有限公司 |
| 主分類號(hào)： | H03K19/0175 | 分類號(hào)： | H03K19/0175 |
| 代理公司： | 北京集佳知識(shí)產(chǎn)權(quán)代理有限公司 11227 | 代理人： | 駱蘇華 |
| 地址： | 201203 *** | 國省代碼： | 上海;31 |
| 權(quán)利要求書： | 查看更多 | 說明書： | 查看更多 |
| 摘要： | |||
| 搜索關(guān)鍵詞： | 電阻 電路 | ||
1.一種上拉電阻電路，其特征在于，包括電源端、輸出端、第一PMOS管以及傳輸單元；
所述第一PMOS管的源極連接所述電源端，所述第一PMOS管的漏極連接所述輸出端，所述第一PMOS管的襯底適于輸入偏置電壓，所述偏置電壓的電壓值與所述電源端的電壓和所述輸出端的電壓中較大電壓的電壓值相等；
所述傳輸單元適于在所述電源端的電壓大于或等于所述輸出端的電壓時(shí)將上拉控制信號(hào)傳輸至所述第一PMOS管的柵極，在所述電源端的電壓小于所述輸出端的電壓時(shí)將所述輸出端的電壓傳輸至所述第一PMOS管的柵極。
2.如權(quán)利要求1所述的上拉電阻電路，其特征在于，所述電源端適于輸入電源電壓，所述輸出端連接集成電路的I/O端口。
3.如權(quán)利要求1所述的上拉電阻電路，其特征在于，所述傳輸單元包括第二PMOS管、第三PMOS管以及控制信號(hào)產(chǎn)生單元；
所述第二PMOS管的柵極適于輸入柵極控制信號(hào)，所述第二PMOS管的漏極適于輸入所述上拉控制信號(hào)，所述第二PMOS管的源極連接所述第二PMOS管的襯底和所述第一PMOS管的柵極；
所述第三PMOS管的柵極連接所述電源端，所述第三PMOS管的漏極連接所述輸出端，所述第三PMOS管的源極連接所述第一PMOS管的柵極，所述第三PMOS管的襯底適于輸入所述偏置電壓；
所述控制信號(hào)產(chǎn)生單元適于產(chǎn)生所述柵極控制信號(hào)，在所述電源端的電壓大于或等于所述輸出端的電壓時(shí)所述柵極控制信號(hào)為低電平信號(hào)，在所述電源端的電壓小于所述輸出端的電壓時(shí)所述柵極控制信號(hào)的幅度與所述輸出端的電壓值相等。
4.如權(quán)利要求3所述的上拉電阻電路，其特征在于，所述控制信號(hào)產(chǎn)生單元包括第一開關(guān)單元和第二開關(guān)單元；
所述第一開關(guān)單元連接于所述第二PMOS管的柵極和所述輸出端之間，所述第二開關(guān)單元連接于所述第二PMOS管的柵極和地之間，所述第二開關(guān)單元導(dǎo)通時(shí)的阻抗大于所述第一開關(guān)單元導(dǎo)通時(shí)的阻抗；
所述第一開關(guān)單元適于在所述電源端的電壓大于或等于所述輸出端的電壓時(shí)斷開、在所述電源端的電壓小于所述輸出端的電壓時(shí)導(dǎo)通；
所述第二開關(guān)單元適于在所述電源端的電壓大于或等于所述輸出端的電壓時(shí)導(dǎo)通。
5.如權(quán)利要求4所述的上拉電阻電路，其特征在于，所述第一開關(guān)單元包括第四PMOS管；
所述第四PMOS管的柵極連接所述電源端，所述第四PMOS管的源極連接所述第二PMOS管的柵極，所述第四PMOS管的漏極連接所述輸出端，所述第四PMOS管的襯底適于輸入所述偏置電壓。
6.如權(quán)利要求4所述的上拉電阻電路，其特征在于，所述第二開關(guān)單元包括第五PMOS管和第一NMOS管；
所述第五PMOS管的柵極連接所述第五PMOS管的漏極和所述第一NMOS管的漏極，所述第五PMOS管的源極連接所述第二PMOS管的柵極，所述第五PMOS管的襯底適于輸入所述偏置電壓；
所述第一NMOS管的柵極連接所述電源端，所述第一NMOS管的源極和所述第一NMOS管的襯底接地。
7.如權(quán)利要求4所述的上拉電阻電路，其特征在于，所述第二開關(guān)單元包括第二NMOS管和第三NMOS管；
所述第二NMOS管的柵極連接所述電源端和所述第三NMOS管的柵極，所述第二NMOS管的漏極連接所述第二PMOS管的柵極，所述第二NMOS管的源極連接所述第三NMOS管的漏極，所述第二NMOS管的襯底連接所述第三NMOS管的襯底和所述第三NMOS管的源極并接地。
8.如權(quán)利要求3所述的上拉電阻電路，其特征在于，所述控制信號(hào)產(chǎn)生單元包括第四PMOS管、第五PMOS管和第一NMOS管；
所述第四PMOS管的柵極連接所述電源端，所述第四PMOS管的源極連接所述第二PMOS管的柵極，所述第四PMOS管的漏極連接所述輸出端，所述第四PMOS管的襯底連接所述第五PMOS管的襯底并適于輸入所述偏置電壓；
所述第五PMOS管的柵極連接所述第五PMOS管的漏極和所述第一NMOS管的漏極，所述第五PMOS管的源極連接所述第二PMOS管的柵極；
所述第一NMOS管的柵極連接所述電源端，所述第一NMOS管的源極和所述第一NMOS管的襯底接地。
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