[發(fā)明專利]用于高速接口的時鐘校準(zhǔn)的設(shè)備和方法

有效

• 申請?zhí)枺?/td>: 201310562337.7
• 申請日: 2013-11-12
• 公開（公告）號: CN103809659B
• 公開（公告）日: 2018-07-13
• 發(fā)明（設(shè)計）人: A·庫馬爾;S·辛格哈爾;V·拉坎帕爾;K·阿姆盧特拉爾
• 申請（專利權(quán)）人: 德克薩斯儀器股份有限公司
• 主分類號: G06F1/14
• 分類號: G06F1/14
• 代理公司: 北京紀(jì)凱知識產(chǎn)權(quán)代理有限公司 11245
• 代理人: 趙蓉民

本發(fā)明涉及用于將由分別的第一和第二電路系統(tǒng)，例如在芯片系統(tǒng)上的系統(tǒng)中存儲器控制器和DDR PHY接口使用的至少兩個時鐘的相位校準(zhǔn)的設(shè)備和方法。第一電路（208）采樣由第一電路系統(tǒng)使用的第一時鐘（CK1）的相位，并且延遲電路（228）接著選擇性延遲由第二電路系統(tǒng)（214）使用的第二時鐘（CK2）并設(shè)定第二時鐘的延遲時序。為節(jié)省資源和減小芯片面積，邏輯電路（212）接收第一時鐘（CK1）的采樣相位，確定哪個延遲時序匹配采樣相位的時序，并將延遲電路（228）設(shè)定到與匹配采樣相位的延遲時序?qū)?yīng)的固定延遲時序。因此，使用較少的資源實現(xiàn)兩個時鐘（CK1，CK2）的相位校準(zhǔn)。

技術(shù)領(lǐng)域

在此描述的各種電路實施例通常涉及接口電路中使用的兩個時鐘之間的時鐘校準(zhǔn)，并更具體涉及用于高速接口的時鐘校準(zhǔn)的設(shè)備和方法。

背景技術(shù)

用于將同步接合的兩個電路的時鐘校準(zhǔn)和匹配是個重要問題。作為該問題的圖解，圖1示出源自可以在不同時間到達(dá)不同電路塊104和106的時序電路102（例如鎖相環(huán)（PLL））的時鐘信號（CLK）。如果兩個電路塊104和106相互接合或通信，則由于不同路由路徑延遲導(dǎo)致的時鐘輸入失配，從一個電路塊（104）到另一電路塊（106）的數(shù)據(jù)可以是異步的。當(dāng)電路塊在較低頻率操作時，不同時鐘信號的校準(zhǔn)能夠由適當(dāng)?shù)奈锢碓O(shè)計實現(xiàn)，例如通過設(shè)計去往電路的時鐘信號的布置和路由使其具有粗略相等的傳輸時間，從而減輕到達(dá)該電路的時鐘信號之間的信號延遲和失真。然而，在較高頻率操作的電路，其中的失真相對于時鐘周期較為顯著，，故障會隨著異類時鐘信號發(fā)生。此外，在高速電路例如在吉赫（Ghz）頻率上運行的片上系統(tǒng)封裝（SOC）中的校準(zhǔn)，引入由較高頻率上的顯著失真導(dǎo)致的不同挑戰(zhàn)，該挑戰(zhàn)不容易通過使用較真時鐘信號的物理設(shè)計方法來克服。

除物理設(shè)計之外，解決高速電路同步問題的另一途徑是使用鎖相環(huán)（PLL）以嘗試糾偏時鐘。然而，關(guān)于這樣途徑的問題是該解決方案需要更大尺寸或芯片面積并消耗更多功率，這是在SOC中的特別問題，并且需要芯片物理布局上的特殊需求。另外，PLL途徑一般不提供訪問其準(zhǔn)確的功能模型或改變其功能模型的可用性。

發(fā)明內(nèi)容

根據(jù)一個方面，公開了用于將由分別的電路系統(tǒng)使用的至少兩個時鐘相位校準(zhǔn)的設(shè)備。該設(shè)備包括經(jīng)配置采樣由第一電路系統(tǒng)使用的第一時鐘的至少一個相位的第一電路。該設(shè)備還包括延遲電路，該延遲電路經(jīng)配置選擇性延遲由第二電路系統(tǒng)使用的第二時鐘，并且設(shè)定第二時鐘的一個或更多延遲時序。此外，該設(shè)備包括邏輯電路，該邏輯電路經(jīng)配置接收第一時鐘的采樣相位，并確定多個延遲時序中的哪個與采樣相位的時序匹配，并且用邏輯電路將延遲電路設(shè)定到與匹配采樣相位的多個延遲時序中的一個對應(yīng)的固定延遲時序。

根據(jù)本披露的另一方面，披露用于將由分別的電路系統(tǒng)使用的至少兩個時鐘相位校準(zhǔn)的方法。該方法包括采樣由第一電路系統(tǒng)使用的第一時鐘的至少一個相位；選擇性延遲由第二電路系統(tǒng)使用的第二時鐘，并且設(shè)定第二時鐘的一個或更多延遲時序。進(jìn)一步地，該方法包括在邏輯電路中接收第一時鐘的采樣相位，并用邏輯電路確定多個延遲時序中的哪個與采樣相位的時序匹配。另外，該方法包括用邏輯電路將延遲電路設(shè)定到與匹配采樣相位的多個延遲時序中的一個對應(yīng)的固定延遲時序。

根據(jù)又一方面，披露用于校準(zhǔn)第一和第二時鐘的時鐘校準(zhǔn)器。該校準(zhǔn)器包括經(jīng)配置采樣第一時鐘的相位的相位檢測器。狀態(tài)機也被包括并經(jīng)配置接收第一時鐘的相位。延遲電路包括在校準(zhǔn)器中并且經(jīng)配置在狀態(tài)機的控制下選擇性增量延遲第二時鐘并輸出延遲的第二時鐘。此外，相位檢測器經(jīng)配置在延遲的第二時鐘的上升沿采樣第一時鐘，并且狀態(tài)機經(jīng)進(jìn)一步配置將第一時鐘的采樣相位與延遲的第二時鐘重復(fù)比較，從而確定延遲的第二時鐘相位何時與第一時鐘匹配的時序，并且基于匹配確定來設(shè)定延遲的第二時鐘的最終時序。

附圖說明

圖1圖解了由一個或更多時鐘信號同步的系統(tǒng)中的通信電路塊的例子。

圖2圖解根據(jù)本公開的用于校準(zhǔn)兩個時鐘信號的示例電路。