[發(fā)明專利]一種多通道串行自適應誤碼測試裝置及其測試方法

有效

• 申請?zhí)枺?/td>: 201310557550.9
• 申請日: 2013-11-11
• 公開（公告）號: CN103825690B
• 公開（公告）日: 2016-11-30
• 發(fā)明（設計）人: 江潔;鐘鳴;陳麗仙
• 申請（專利權）人: 上海航天測控通信研究所
• 主分類號: H04L1/24
• 分類號: H04L1/24
• 代理公司: 上海漢聲知識產(chǎn)權代理有限公司 31236
• 代理人: 胡晶

技術領域

本發(fā)明涉及數(shù)字通信系統(tǒng)誤碼測試設備領域，尤其涉及一種針對衛(wèi)星數(shù)據(jù)傳輸鏈路的測試提供簡易可行的方案，為一種小型化的多通道串行自適應誤碼測試裝置及其測試方法。

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背景技術

誤碼測試裝置是數(shù)字通信系統(tǒng)誤碼率的檢測裝置，其主要功能是提供數(shù)傳鏈路傳輸?shù)臏y試碼源，接收數(shù)傳鏈路下行數(shù)據(jù)并與測試碼本進行比對，實時顯示系統(tǒng)誤碼情況。誤碼測試是數(shù)字通信系統(tǒng)調(diào)試或測試過程中的必不可少的一個項目，目前一般的誤碼測試裝置需要獨立的碼源發(fā)生器、數(shù)據(jù)終端采集設備和控制器等多種裝置和復雜的比對軟件，而且只能實現(xiàn)單個通道的誤碼實時比對功能。同一般的誤碼測試裝置相比，本發(fā)明的誤碼測試裝置體積小、集成度高、具有多個通道數(shù)據(jù)誤碼同時的實時比對功能。

一般的誤碼測試裝置是將偽隨機碼碼本預先存儲在ROM中或是將產(chǎn)生的碼源實時緩存在存儲器中，待被測通信系統(tǒng)下行數(shù)據(jù)到達誤碼測試裝置接收端后將數(shù)據(jù)與預先存儲或之前緩存的碼源數(shù)據(jù)進行同步，并進行比較后顯示誤碼結果。

這類方法最大的缺點是需要占用額外的存儲資源且實現(xiàn)過程復雜，如果將偽隨機碼碼本預先存儲在ROM中，首先需要額外的ROM資源存儲碼本，其次ROM中需要事先存儲碼本的全部序列，且碼本序列的長度隨著偽隨機碼本原多項式級數(shù)的增加呈幾何倍數(shù)增長，實現(xiàn)級數(shù)越高的偽隨機碼工程越復雜，占用的存儲資源也就越多。如果將產(chǎn)生的碼源實時緩存在存儲器中，一方面需要開辟緩存資源對碼源數(shù)據(jù)進行存儲，另一方面由于輸出碼源數(shù)據(jù)時鐘與接收數(shù)據(jù)時鐘的不同源特性，即輸出碼源數(shù)據(jù)時鐘與接收數(shù)據(jù)時鐘不是由同一時鐘產(chǎn)生的，隨著對比時間的推移，緩存數(shù)據(jù)存在溢出或讀空的隱患。

在以上兩種方法的基礎上實現(xiàn)m路碼本自適應判別和比對功能，其占用的邏輯資源或存儲資源以及功能實現(xiàn)復雜度與m成正比，誤碼測試裝置功能擴展的難度和操作的復雜度是目前一般的誤碼測試裝置不具備自適應功能的主要原因。

同一般的誤碼測試裝置相比，本發(fā)明的誤碼測試裝置原理簡單，易于實現(xiàn)，可擴展性強且具有一定范圍的通用性。在實現(xiàn)相同的功能情況下，不需要開辟緩存資源和存儲資源，只需要通過修改代碼中的本原多項式和碼本初始序列，即可實現(xiàn)新的偽隨機碼產(chǎn)生和比對功能，通過增加m路碼本判據(jù)標識實現(xiàn)m路碼本自適應判別和比對功能，減少了功能擴展的難度和實現(xiàn)的復雜度，該誤碼測試裝置具有好的適應性和可修改性。

一般的誤碼測試裝置只接收一個通道的數(shù)據(jù)對其進行實時比對，如需實現(xiàn)多通道數(shù)據(jù)接收或誤碼實時比對，則通過增加誤碼測試裝置的臺數(shù)來實現(xiàn)，主要原因是由于誤碼測試裝置在測試多通道接收數(shù)據(jù)時，其內(nèi)部邏輯資源不能滿足成倍增長的需求。

同一般的誤碼測試裝置相比，本發(fā)明的誤碼測試裝置單路測試時不占用FPGA內(nèi)部的存儲資源和緩存資源，邏輯資源存在較大余量，一片F(xiàn)PGA的邏輯資源可以滿足多個通道數(shù)據(jù)的同時自適應比對要求。

因此，有必要提供一種可同時收發(fā)多種偽隨機碼的多通道串行自適應誤碼測試裝置。

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發(fā)明內(nèi)容

為了克服現(xiàn)有技術的缺陷，本發(fā)明旨在提供一種電路結構簡單、可擴展性強且占用資源少，能夠實現(xiàn)多路接收信號同時自適應判別偽隨機碼碼本類型并進行誤碼檢測功能的多通道串行自適應誤碼測試裝置。

為了實現(xiàn)上述目的，本發(fā)明提供了一種多通道串行自適應誤碼測試裝置，該多通道串行自適應誤碼測試裝置包括接口電路模塊、FPGA模塊、控制接口模塊、控制模塊和輸出顯示模塊；其中，所述FPGA模塊分別連接所述接口電路模塊和所述控制接口模塊，所述接口電路模塊連接一外部通信鏈路，所述控制模塊連接所述控制接口模塊，所述輸出顯示模塊連接所述FPGA模塊；所述控制模塊通過所述控制接口發(fā)送控制信號至所述FPGA模塊，所述FPGA模塊通過所述接口電路模塊發(fā)送多路偽隨機碼至所述通信鏈路供其測試，且所述FPGA模塊通過所述接口電路模塊接收所述通信鏈路的測試信號，所述FPGA模塊對接收的測試信號進行串行自適應誤碼測試，并將測試結果發(fā)送至所述輸出顯示模塊，由所述輸出顯示模塊顯示所述測試結果。

較佳地，所述FPGA模塊包括多路偽隨機碼發(fā)生模塊和多路串行自適應誤碼比對模塊，所述多路偽隨機碼發(fā)生模塊和所述多路串行自適應誤碼比對模塊均通過所述接口電路模塊與外部通信鏈路連接；其中，通過所述多路偽隨機碼發(fā)生模塊產(chǎn)生多路偽隨機碼，通過所述多路串行自適應誤碼比對模塊對接收的測試信號進行串行自適應誤碼測試，并輸出測試結果。