[發明專利]MOS晶體管及其制備方法

有效

• 申請號: 201310557545.8
• 申請日: 2013-11-11
• 公開（公告）號: CN104637815B
• 公開（公告）日: 2018-04-17
• 發明（設計）人: 趙猛
• 申請（專利權）人: 中芯國際集成電路制造（上海）有限公司
• 主分類號: H01L21/336
• 分類號: H01L21/336;H01L21/266;H01L29/78;H01L29/24
• 代理公司: 上海光華專利事務所(普通合伙)31219
• 代理人: 李儀萍

技術領域

本發明屬于半導體器件技術領域，涉及一種MOS晶體管及其制備方法。

背景技術

現有的半導體技術中，形成晶體管的方法一般為：提供硅襯底，在硅襯底中形成阱區以及隔離結構；在硅襯底表面上依次形成柵介質層和柵極；在柵介質層和柵極周圍形成側墻；以側墻、柵介質和柵極為掩膜對硅襯底進行離子注入形成源區和漏區，源區和漏區之間的阱區即為溝道區。

隨著半導體技術的發展，集成電路中器件的特征尺寸越來越小。當互補式金屬氧化物半導體的制作工藝進展至微米級之后，由于源極/漏極區之間的溝道隨之變短，當溝道區的長度減小到一定值時，會產生短溝道效應(Short Channel Effect)與熱載流子效應(Hot Carrier Effect)并進而導致元件無法運作。換言之，由于短溝道效應的存在會影響器件的性能，因此也就阻礙了集成電路中器件特征尺寸的進一步縮小。

當前研究集成電路基礎技術的目標在于獲得更高的單元集成度、更高的電路速度、更低的單位功能的功耗和單位功能成本。在器件尺寸等比縮小的過程中，更高的集成度與工作頻率意味著更大的功耗，減小電源電壓VDD是減小電路功耗的一般選擇，但VDD的降低會導致器件的驅動能力和速度下降。減小閾值電壓、減薄柵介質厚度可提高器件的電流驅動能力，但同時會導致亞閾值漏電流和柵極漏電流的增加，從而增大靜態功耗，這就是目前IC面臨的“功耗-速度”困境。

提高器件溝道遷移率是解決上述困境的關鍵。在溝道遷移率大幅度提升的基礎上，一方面可以采用較低的VDD和較高的閾值漏電壓，同時又可以保證器件有足夠的電流驅動能力和速度。

已知，在N型金屬氧化物半導體場效應晶體管(NMOSFET)的溝道中引入張應力可以提升NMOSFET的溝道遷移率，在P型金屬氧化物半導體場效應晶體管(PMOSFET)的溝道中引入壓應力可以提升PMOSFET的溝道遷移率。

對于PMOS晶體管來說，嵌入式鍺硅(SiGe)技術能有效提高空穴遷移率，從而提高PMOS晶體管的性能。所謂嵌入式鍺硅技術是指在緊鄰PMOS晶體管溝道的硅襯底中形成SiGe外延層，SiGe外延層會對溝道產生壓應力，從而提高空穴的遷移率。

但是，為了實現在更小尺寸的器件中進一步提高載流子遷移率的目的，則需要尋求對器件溝道增強應力方面新的突破。

發明內容

鑒于以上所述現有技術的缺點，本發明的目的在于提供一種MOS晶體管及其制備方法，本發明解決的技術問題是進一步提高晶體管的溝道中載流子遷移率，以增加晶體管的工作電流。

為實現上述目的及其他相關目的，本發明提供一種MOS晶體管的制備方法，所述制備方法至少包括以下步驟：

1）提供MOS晶體管的前端器件，所述前端器件至少包括形成于Si襯底的有源區頂部的源區和漏區、形成于源區和漏區之間的有源區上的且至少包括第一柵極的第一柵區域、以及形成于所述第一柵區域兩側的且覆蓋于源區和漏區上的接觸孔刻蝕停止層，刻蝕去除所述第一柵極以形成窗口；

2）采用離子注入的方法，通過所述窗口對源區及漏區之間的有源區進行預非晶化摻雜；

3）對所述步驟2）獲得的結構進行退火處理，形成連接所述源區和漏區的溝道區；

4）填充所述窗口，形成位于所述溝道區上的第二柵區域。

可選地，所述源區和漏區為SiGe，或所述源區和漏區為SiC。

可選地，所述步驟2）中注入的離子為Ge離子或C離子。

可選地，所述Ge離子注入的劑量范圍為5E14～3E15cm^-2，所述Ge離子注入的能量范圍為40KeV～100KeV；所述C離子注入的劑量范圍為1E14～5E14cm^-2，所述C離子注入的能量范圍為5KeV～30KeV。

可選地，所述步驟2）中還注入N離子。

可選地，所述N離子注入的劑量范圍為1E13～1E15cm^-2，注入的能量范圍為2KeV～20KeV。

可選地，所述退火處理包括低溫退火、激光退火或尖峰退火中的任意一種。

可選地，所述第一柵區域還包括位于所述第一柵極下的第一柵介質層。

可選地，所述步驟1）刻蝕去除所述第一柵極直至暴露位于第一柵極下的有源區以形成窗口。

可選地，所述步驟1）刻蝕去除所述第一柵極直至暴露所述第一柵介質層以形成窗口，此時步驟4）中在形成第二柵區域之前還需要去除步驟1）中被保留的第一柵介質層。