[發明專利]三維交叉存取雙端口位單元設計

有效

• 申請號: 201310551997.5
• 申請日: 2013-11-08
• 公開（公告）號: CN104425007B
• 公開（公告）日: 2017-10-13
• 發明（設計）人: 詹偉閔;林高正;陳炎輝
• 申請（專利權）人: 臺灣積體電路制造股份有限公司
• 主分類號: G11C11/413
• 分類號: G11C11/413
• 代理公司: 北京德恒律治知識產權代理有限公司11409
• 代理人: 章社杲,孫征

技術領域

本發明公開的系統和方法涉及半導體存儲器。更具體地，所公開的系統和方法涉及雙端口半導體存儲器。

背景技術

靜態隨機存取存儲器（“SRAM”）包括設置在行和列中的多個位單元以形成陣列。每一個SRAM位單元都包括連接至位線和字線的多個晶體管，位線和字線用于從位單元讀出一位或多位數據和將一位或多位數據寫入位單元。SRAM具有保存數據而無需刷新的有利特征且常用于集成電路中。嵌入式SRAM在高速通信、圖像處理和片上系統（SOC）應用中特別普及。

雙端口SRAM位單元是具有兩個端口（例如，端口A和端口B）的特定類型的SRAM位單元，這使得能夠通過端口A和端口B大約在同一時間多次讀出或多次寫入存儲在SRAM位單元中的數據位。這種雙端口位單元設計允許不同的應用對位單元實施并行操作。此外，如果第一SRAM單元和第二SRAM單元在同一列或同一行中，則可同時實施對第一SRAM單元的讀出操作和第二SRAM單元上的寫入操作。

發明內容

根據本發明的一個方面，提供了一種半導體存儲器，包括：雙端口存儲陣列，具有被布置為多行和多列的多個交叉存取雙端口位單元，多個交叉存取雙端口位單元中的每一個都具有兩個交叉存取端口以針對交叉存取雙端口位單元讀出和寫入一位或多位數據；字線對，與雙端口存儲陣列的多個行中的至少一行相關，字線對被配置為傳輸行選擇信號對以啟動該行中的一個或多個交叉存取雙端口位單元的一個或多個讀出和寫入操作；列選擇線對，與雙端口存儲陣列的多個列中的至少一列相關，列選擇線對被配置為傳輸列選擇信號對以在讀出和寫入操作期間啟動該列中的交叉存取雙端口位單元。

優選地，該半導體存儲器還包括：位線對，連接至多個交叉存取雙端口位單元的兩個交叉存取端口以針對交叉存取雙端口位單元讀出/寫入一位或多位數據。

優選地，交叉存取雙端口位單元的每一個交叉存取端口都包括一對晶體管。

優選地，交叉存取雙端口位單元的交叉存取端口被設置在與其上設置交叉存取雙端口位單元的其余部件的層分離的層上。

優選地，交叉存取端口通過一個或多個層間通孔連接至形成在不同層上的交叉存取雙端口位單元的其他部件以形成三維（3D）結構。

優選地，交叉存取雙端口位單元的交叉存取端口連接至與交叉存取雙端口位單元的行相關的字線對。

優選地，交叉存取雙端口位單元的交叉存取端口受到與交叉存取雙端口位單元的列相關的列選擇線對的控制。

優選地，當行選擇信號為邏輯高時，啟用行選擇信號對中的每一個以選擇該行中交叉存取雙端口位單元的一個交叉存取端口。

優選地，當列選擇信號為邏輯低時，啟用列選擇信號對中的每一個以選擇該列中交叉存取雙端口位單元的一個交叉存取端口，列選擇信號對中的其中一個在讀出和寫入操作期間的任何時間均為邏輯低。

根據本發明的另一方面，提供了一種半導體存儲器單元，包括：鎖存器，用于在存儲器單元中存儲一位或多位數據；交叉存取端口對，用于針對存儲器單元讀出和寫入一位或多位數據；交叉存取端口對連接至字線對，字線對被配置為在存儲器陣列中傳輸存儲器單元的行的行選擇信號對，并且，交叉存取端口對被列選擇線對控制，列選擇線對被配置為在針對存儲器單元的讀出或寫入操作期間，在存儲陣列中傳輸存儲器單元的列的列控制信號對。

優選地，交叉存取端口對形成在一層上，而存儲器單元的其余部件形成在與層分隔的不同層上。

優選地，交叉存取端口對通過一個或多個層間通孔連接至形成在不同層上的存儲器單元的其他部件以形成三維（3D）結構。

優選地，當行選擇信號為邏輯高時，正啟用行選擇信號對中的每一個以選擇該行中的存儲器單元的一個交叉存取端口。

優選地，當列選擇信號為邏輯低時，負啟用列選擇信號對中的每一個以選擇該列中的存儲器單元的一個交叉存取端口，列選擇信號對中的其中一個在讀出或寫入操作期間的任何時間均為邏輯低。