[發(fā)明專利]半導(dǎo)體器件及包括半導(dǎo)體器件的半導(dǎo)體系統(tǒng)

有效

• 申請?zhí)枺?/td>: 201310544946.X
• 申請日: 2013-11-06
• 公開（公告）號: CN104183263B
• 公開（公告）日: 2018-08-14
• 發(fā)明（設(shè)計）人: 姜熙元
• 申請（專利權(quán)）人: 愛思開海力士有限公司
• 主分類號: G11C11/34
• 分類號: G11C11/34
• 代理公司: 北京弘權(quán)知識產(chǎn)權(quán)代理事務(wù)所(普通合伙) 11363
• 代理人: 俞波;毋二省

1.一種半導(dǎo)體器件，包括：

控制信號發(fā)生器，所述控制信號發(fā)生器被配置為響應(yīng)于測試使能信號而利用解碼信號產(chǎn)生包括第一比特和第二比特的反相控制信號；以及

第一數(shù)據(jù)輸入單元，所述第一數(shù)據(jù)輸入單元被配置為響應(yīng)于所述反相控制信號的第一比特而將輸入數(shù)據(jù)的第一比特反相以產(chǎn)生第一內(nèi)部數(shù)據(jù)的第一比特，以及被配置為響應(yīng)于所述反相控制信號的第二比特而將所述輸入數(shù)據(jù)的第二比特反相以產(chǎn)生所述第一內(nèi)部數(shù)據(jù)的第二比特。

2.如權(quán)利要求1所述的半導(dǎo)體器件，其中，所述解碼信號是通過將外部器件所提供的測試計數(shù)信號解碼而產(chǎn)生的。

3.如權(quán)利要求1所述的半導(dǎo)體器件，其中，所述控制信號發(fā)生器被配置為：當(dāng)所述測試使能信號被使能時，輸出所述解碼信號的第一比特作為所述反相控制信號的第一比特，以及輸出所述解碼信號的第二比特作為所述反相控制信號的第二比特。

4.如權(quán)利要求1所述的半導(dǎo)體器件：

其中，所述第一數(shù)據(jù)輸入單元被配置為：當(dāng)所述反相控制信號的第一比特具有第一邏輯電平時，將所述輸入數(shù)據(jù)的第一比特反相以輸出所述輸入數(shù)據(jù)的第一比特的反相數(shù)據(jù)作為所述第一內(nèi)部數(shù)據(jù)的第一比特；以及

其中，所述第一數(shù)據(jù)輸入單元被配置為：當(dāng)所述反相控制信號的第一比特具有第二邏輯電平時，將所述輸入數(shù)據(jù)的第一比特緩沖以輸出所述輸入數(shù)據(jù)的第一比特的緩沖數(shù)據(jù)作為所述第一內(nèi)部數(shù)據(jù)的第一比特。

5.如權(quán)利要求4所述的半導(dǎo)體器件：

其中，所述第一數(shù)據(jù)輸入單元被配置為：當(dāng)所述反相控制信號的第二比特具有第一邏輯電平時，將所述輸入數(shù)據(jù)的第二比特反相以輸出所述輸入數(shù)據(jù)的第二比特的反相數(shù)據(jù)作為所述第一內(nèi)部數(shù)據(jù)的第二比特；以及

其中，所述第一數(shù)據(jù)輸入單元被配置為：當(dāng)所述反相控制信號的第二比特具有第二邏輯電平時，將所述輸入數(shù)據(jù)的第二比特緩沖以輸出所述輸入數(shù)據(jù)的第二比特的緩沖數(shù)據(jù)作為所述第一內(nèi)部數(shù)據(jù)的第二比特。

6.如權(quán)利要求1所述的半導(dǎo)體器件，還包括第二數(shù)據(jù)輸入單元，

其中，所述第二數(shù)據(jù)輸入單元被配置為將所述輸入數(shù)據(jù)的第一比特緩沖以輸出所述輸入數(shù)據(jù)的第一比特的緩沖數(shù)據(jù)作為第二內(nèi)部數(shù)據(jù)的第一比特，并且所述第二數(shù)據(jù)輸入單元被配置為將所述輸入數(shù)據(jù)的第二比特緩沖以輸出所述輸入數(shù)據(jù)的第二比特的緩沖數(shù)據(jù)作為所述第二內(nèi)部數(shù)據(jù)的第二比特。

7.如權(quán)利要求6所述的半導(dǎo)體器件，還包括核心部分，所述核心部分被配置為包括單元陣列，當(dāng)執(zhí)行用于測試的寫入操作時所述第一內(nèi)部數(shù)據(jù)和所述第二內(nèi)部數(shù)據(jù)儲存在所述單元陣列中。

8.一種半導(dǎo)體器件，包括：

第一數(shù)據(jù)輸入單元，所述第一數(shù)據(jù)輸入單元被配置為：在第一測試使能信號被使能時，響應(yīng)于從解碼信號產(chǎn)生的第一反相控制信號的第一比特而將輸入數(shù)據(jù)的第一比特反相以產(chǎn)生第一內(nèi)部數(shù)據(jù)的第一比特；以及被配置為：在第一測試使能信號被使能時，響應(yīng)于所述第一反相控制信號的第二比特而將所述輸入數(shù)據(jù)的第二比特反相以產(chǎn)生所述第一內(nèi)部數(shù)據(jù)的第二比特；

第二數(shù)據(jù)輸入單元，所述第二數(shù)據(jù)輸入單元被配置為：在第二測試使能信號被使能時，響應(yīng)于從所述解碼信號產(chǎn)生的第二反相控制信號的第一比特而將所述輸入數(shù)據(jù)的第一比特反相以產(chǎn)生第二內(nèi)部數(shù)據(jù)的第一比特；以及被配置為：在第二測試使能信號被使能時，響應(yīng)于所述第二反相控制信號的第二比特而將所述輸入數(shù)據(jù)的第二比特反相以產(chǎn)生所述第二內(nèi)部數(shù)據(jù)的第二比特；以及

第三數(shù)據(jù)輸入單元，所述第三數(shù)據(jù)輸入單元被配置為將所述輸入數(shù)據(jù)的第一比特緩沖以輸出所述輸入數(shù)據(jù)的第一比特的緩沖數(shù)據(jù)作為第三內(nèi)部數(shù)據(jù)的第一比特，以及被配置為將所述輸入數(shù)據(jù)的第二比特緩沖以輸出所述輸入數(shù)據(jù)的第二比特的緩沖數(shù)據(jù)作為所述第三內(nèi)部數(shù)據(jù)的第二比特。