[發(fā)明專利]實(shí)現(xiàn)IIC接口地址擴(kuò)展的設(shè)備及方法

有效

• 申請(qǐng)?zhí)枺?/td>: 201310544553.9
• 申請(qǐng)日: 2013-11-06
• 公開（公告）號(hào): CN103577356A
• 公開（公告）日: 2014-02-12
• 發(fā)明（設(shè)計(jì)）人: 于清超
• 申請(qǐng)（專利權(quán)）人: 杭州華三通信技術(shù)有限公司
• 主分類號(hào): G06F13/20
• 分類號(hào): G06F13/20
• 代理公司: 北京德琦知識(shí)產(chǎn)權(quán)代理有限公司 11018
• 代理人: 陳舒維;宋志強(qiáng)

1.一種實(shí)現(xiàn)IIC接口地址擴(kuò)展的設(shè)備，其特征在于，包括：

主IIC總線、與所述主IIC總線連接的CPU；

擴(kuò)展IIC總線、連接于所述擴(kuò)展IIC總線的一側(cè)的擴(kuò)展IIC器件、以及與所述主IIC總線的一個(gè)地址接口相連并連接于所述擴(kuò)展IIC總線的另一側(cè)的邏輯器件；

其中，所述邏輯器件用于在所述CPU訪問擴(kuò)展IIC器件時(shí)，將所述CPU經(jīng)由所述主IIC總線發(fā)送的第一幀數(shù)據(jù)中本邏輯器件在所述主IIC總線的主地址與所述擴(kuò)展IIC器件在擴(kuò)展IIC總線的擴(kuò)展地址進(jìn)行轉(zhuǎn)換，實(shí)現(xiàn)所述CPU訪問所述擴(kuò)展IIC器件。

2.根據(jù)權(quán)利要求1所述的實(shí)現(xiàn)IIC接口地址擴(kuò)展的設(shè)備，其特征在于，所述邏輯器件用于在所述CPU訪問所述擴(kuò)展IIC器件時(shí)，將所述CPU經(jīng)由所述主IIC總線發(fā)送的第一幀數(shù)據(jù)中本邏輯器件在所述主IIC總線的地址與所述擴(kuò)展IIC器件在擴(kuò)展IIC總線的擴(kuò)展地址進(jìn)行轉(zhuǎn)換包括：

所述邏輯器件接收所述CPU使能并接收所述CPU發(fā)送的待訪問的所述擴(kuò)展IIC器件的擴(kuò)展地址；在接收到所述CPU經(jīng)由所述主IIC總線發(fā)送的包含本邏輯器件的主地址的第一幀數(shù)據(jù)后，將所述第一幀數(shù)據(jù)中的本邏輯器件的主地址替換為待訪問的所述擴(kuò)展IIC器件的擴(kuò)展地址發(fā)送至擴(kuò)展IIC總線側(cè)。

3.根據(jù)權(quán)利要求2所述的實(shí)現(xiàn)IIC接口地址擴(kuò)展的設(shè)備，其特征在于，所述第一幀數(shù)據(jù)還包括讀寫控制位；

所述擴(kuò)展IIC器件接收到替換地址后的所述第一幀數(shù)據(jù)后，解析其中的所述擴(kuò)展地址并與本設(shè)備的地址相比較，如果一致，則讀取所述第一幀數(shù)據(jù)中的所述讀寫控制位，并進(jìn)行第一應(yīng)答；將所述第一應(yīng)答經(jīng)由所述邏輯器件透?jìng)髦了鯟PU；然后接收所述CPU發(fā)送的經(jīng)由所述邏輯器件透?jìng)鞯陌拇嫫鞯刂返牡诙瑪?shù)據(jù)，并進(jìn)行第二應(yīng)答；將所述第二應(yīng)答經(jīng)由所述邏輯器件透?jìng)髦了鯟PU；如果所述CPU為寫數(shù)據(jù)，則繼續(xù)接收所述CPU發(fā)送的數(shù)據(jù)；如果所述CPU為讀數(shù)據(jù)，則向所述CPU發(fā)送數(shù)據(jù)。

4.根據(jù)權(quán)利要求3所述的實(shí)現(xiàn)IIC接口地址擴(kuò)展的設(shè)備，其特征在于，所述CPU在數(shù)據(jù)傳輸完成后，去使能所述邏輯器件。

5.根據(jù)權(quán)利要求2所述的實(shí)現(xiàn)IIC接口地址擴(kuò)展的設(shè)備，其特征在于，所述邏輯器件通過地址管腳來接收所述CPU發(fā)送的待訪問擴(kuò)展IIC器件的擴(kuò)展地址。

6.一種實(shí)現(xiàn)IIC接口地址擴(kuò)展的方法，其特征在于，

該方法用于包括主IIC總線、與所述主IIC總線連接的CPU，擴(kuò)展IIC總線、連接于所述擴(kuò)展IIC總線的一側(cè)的擴(kuò)展IIC器件、以及與所述主IIC總線的一個(gè)地址接口相連并連接于所述擴(kuò)展IIC總線的另一側(cè)的邏輯器件的設(shè)備中；

其中，所述邏輯器件在所述CPU訪問擴(kuò)展IIC器件時(shí)，將所述CPU經(jīng)由所述主IIC總線發(fā)送的第一幀數(shù)據(jù)中本邏輯器件在所述主IIC總線的主地址與所述擴(kuò)展IIC器件在擴(kuò)展IIC總線的擴(kuò)展地址進(jìn)行轉(zhuǎn)換，實(shí)現(xiàn)所述CPU訪問所述擴(kuò)展IIC器件。

7.根據(jù)權(quán)利要求6所述的實(shí)現(xiàn)IIC接口地址擴(kuò)展的方法，其特征在于，所述邏輯器件在所述CPU訪問所述擴(kuò)展IIC器件時(shí)，將所述CPU經(jīng)由所述主IIC總線發(fā)送的第一幀數(shù)據(jù)中本邏輯器件在所述主IIC總線的主地址與所述擴(kuò)展IIC器件在擴(kuò)展IIC總線的擴(kuò)展地址進(jìn)行轉(zhuǎn)換具體包括：

所述邏輯器件接收所述CPU使能并接收所述CPU發(fā)送的待訪問的所述擴(kuò)展IIC器件的擴(kuò)展地址；繼而在接收到所述CPU經(jīng)由所述主IIC總線發(fā)送的包含本邏輯器件的主地址的第一幀數(shù)據(jù)后，將所述第一幀數(shù)據(jù)中的本邏輯器件的主地址替換為待訪問的所述擴(kuò)展IIC器件的擴(kuò)展地址發(fā)送至擴(kuò)展IIC總線側(cè)。

8.根據(jù)權(quán)利要求7所述的實(shí)現(xiàn)IIC接口地址擴(kuò)展的方法，其特征在于，所述第一幀數(shù)據(jù)還包括讀寫控制位；

擴(kuò)展IIC器件接收到替換地址后的所述第一幀數(shù)據(jù)后，解析其中的所述擴(kuò)展地址并與本設(shè)備的地址相比較，如果一致，則讀取所述第一幀數(shù)據(jù)中的所述讀寫控制位，并進(jìn)行第一應(yīng)答；將所述第一應(yīng)答經(jīng)由所述邏輯器件透?jìng)髦了鯟PU；然后接收所述CPU發(fā)送的經(jīng)由所述邏輯器件透?jìng)鞯陌拇嫫鞯刂返牡诙瑪?shù)據(jù)，并進(jìn)行第二應(yīng)答；將所述第二應(yīng)答經(jīng)由所述邏輯器件透?jìng)髦了鯟PU；如果所述CPU為寫數(shù)據(jù)，則繼續(xù)接收所述CPU發(fā)送的數(shù)據(jù)；如果所述CPU為讀數(shù)據(jù)，則向所述CPU發(fā)送數(shù)據(jù)。