[發明專利]柵極驅動電路及液晶顯示器件

有效

• 申請號: 201310534200.0
• 申請日: 2013-10-31
• 公開（公告）號: CN103985362A
• 公開（公告）日: 2014-08-13
• 發明（設計）人: 席克瑞;夏志強;李峻;孫麗娜
• 申請（專利權）人: 上海中航光電子有限公司;天馬微電子股份有限公司
• 主分類號: G09G3/36
• 分類號: G09G3/36
• 代理公司: 上海思微知識產權代理事務所(普通合伙) 31237
• 代理人: 鄭瑋

1.一種柵極驅動電路，其特征在于，包括：多級移位寄存器電路，所述多級移位寄存器電路用于分別輸出多級移位信號；

所述多級移位寄存器電路依次連接，前一級移位寄存器電路的輸出端連接后一級移位寄存器電路的輸入端，每級移位寄存器電路通過所述輸出端輸出移位信號；

所述多級移位寄存器電路中序數為奇數的移位寄存器電路的輸入端接入第一時序信號，序數為偶數的移位寄存器電路的輸入端接入第二時序信號。

2.如權利要求1所述的柵極驅動電路，其特征在于，所述前一級移位寄存器電路輸出的移位信號與所述后一級移位寄存器電路輸出的移位信號在高電平周期部分交疊。

3.如權利要求1所述的柵極驅動電路，其特征在于，所述第一時序信號與第二時序信號彼此反相。

4.如權利要求1所述的柵極驅動電路，其特征在于，所述移位寄存器電路包括控制單元和觸發單元；

其中，所述控制單元包括第一與非門和第二與非門，所述第一與非門的輸入端和第二與非門的輸入端接入同一級時序信號；

所述觸發單元包括第三與非門和第四與非門，所述第三與非門的輸出端與所述第四與非門的輸入端連接；

所述第一與非門的輸出端與所述第三與非門的輸入端連接，所述第二與非門的輸出端與所述第四與非門的輸入端連接。

5.如權利要求4所述的柵極驅動電路，其特征在于，所述第三與非門的輸出端與一電容連接。

6.如權利要求4所述的柵極驅動電路，其特征在于，所述第一與非門包括：第一薄膜晶體管、第二薄膜晶體管和第三薄膜晶體管；

其中，第一晶體管的第一端和第二端均與一高電平連接，第二晶體管的第一端接入第一輸入信號，第二晶體管的第二端與第一晶體管的輸出端連接，第三晶體管的第一端接入時序信號，第三晶體管的第二端與第二晶體管的輸出端連接，第三晶體管的第三端連接一低電平。

7.如權利要求6所述的柵極驅動電路，其特征在于，所述第二與非門包括：第四薄膜晶體管、第五薄膜晶體管和第六薄膜晶體管；

其中，第四晶體管的第一端和第二端均與所述高電平連接，第五晶體管的第一端接入所述時序信號，第五晶體管的第二端與第四晶體管的輸出端連接，第六晶體管的第一端接入第二輸入信號，第六晶體管的第二端與第五晶體管的輸出端連接，第六晶體管的第三端與所述低電平連接。

8.如權利要求6所述的柵極驅動電路，其特征在于，所述第三與非門包括：第七薄膜晶體管、第八薄膜晶體管和第九薄膜晶體管；

其中，第七薄膜晶體管的第一端和第二端均與所述高電平連接，第八薄膜晶體管的第一端與第一晶體管的輸出端連接，第八薄膜晶體管的第二端與第七薄膜晶體管的輸出端連接，第九薄膜晶體管的第一端與第十薄膜晶體管的輸出端連接，第九薄膜晶體管的第二端與第八薄膜晶體管的輸出端連接，第九薄膜晶體管的第三端與所述低電平連接。

9.如權利要求6所述的柵極驅動電路，其特征在于，所述第四與非門包括：第十薄膜晶體管、第十一薄膜晶體管和第十二薄膜晶體管；

其中，第十薄膜晶體管的第一端和第二端均與所述高電平連接，第十一薄膜晶體管的第一端與第七薄膜晶體管的輸出端連接，第十一薄膜晶體管的第二端與第十薄膜晶體管的輸出端連接，第十二薄膜晶體管的第一端與第四晶體管的輸出端連接，第十二薄膜晶體管的第二端與第十一薄膜晶體管的輸出端連接，第十二薄膜晶體管的第三端與所述低電平連接。

10.一種液晶顯示器件，其特征在于，包括：像素陣列、至少一個如權利要求1所述的柵極驅動電路和時序控制單元；

所述柵極驅動電路連接像素陣列和時序控制單元。

11.如權利要求10所述的液晶顯示器件，其特征在于，柵極驅動電路的數量是2個，所述2個柵極驅動電路分別位于像素陣列的相對兩側。