[發明專利]處理器芯片及其低功耗設計的方法

無效

• 申請號: 201310532604.6
• 申請日: 2013-10-30
• 公開（公告）號: CN103544360A
• 公開（公告）日: 2014-01-29
• 發明（設計）人: 周仲武
• 申請（專利權）人: 中穎電子股份有限公司
• 主分類號: G06F17/50
• 分類號: G06F17/50
• 代理公司: 上海專利商標事務所有限公司 31100
• 代理人: 徐潔晶

技術領域

本發明涉及芯片設計技術領域，具體來說，本發明涉及一種處理器（CPU）芯片及其低功耗設計的方法。

背景技術

1）目前處理器芯片的構造以及實現原理：

目前處理器芯片低功耗設計的方式：需要標準單元庫提供兩種特殊單元：保持寄存器單元（Retention?Regsiter?Cell）和電源開關單元（Power?Switch?Cell）。

圖1-1為現有技術中由標準單元庫提供的一個保持寄存器單元的示意圖；圖1-2為現有技術中由標準單元庫提供的一個電源開關單元的示意圖。其中，保持寄存器單元是雙電源帶失電保持的觸發器；電源開關單元是提供其他標準單元電源的開關電路。

圖2為現有技術中的一個處理器芯片低功耗實現方式的示意圖。目前處理器芯片低功耗設計的實現原理為：采用只關閉組合電路202的電源和保持觸發器201的部分電源的方法降低電路的靜態電流，保持觸發器201的保持部分依然有電，需要保持住原來的內容在電源恢復后裝載到原保持觸發器201中，使得處理器系統能繼續運行。

2）目前處理器芯片設計流程的缺點：

a.需要上述標準單元庫的支持。低功耗設計方法在高端工藝下已成主流，有成熟的EDA工具和相應的標準單元庫配套，但在低端工藝下也有低功耗需求卻沒有EDA工具和基本單元庫的支持。通常在90nm工藝以下的標準單元庫才支持低功耗設計，所以對90nm以上的低端工藝一般不適用。

b.設計流程中多數電子設計自動化（EDA）工具需要引入低功耗設計方法，復雜度高。如圖3所示為現有技術中的一個處理器芯片低功耗設計的EDA工具的使用流程圖，低功耗設計需要滲入整個設計流程的每一個步驟，每一個EDA工具都要引入低功耗設計方法。

所以，現實中存在對低端工藝制造出來的產品靜態功耗要求更低的靜態功耗，這種需要在現有技術中無法得到滿足。

發明內容

本發明所要解決的一個技術問題是提供一種處理器芯片及其低功耗設計的方法，無需要求對低端工藝也提供特殊標準單元庫。

本發明所要解決的另一個技術問題是提供一種處理器芯片及其低功耗設計的方法，在設計流程中使EDA工具使用更簡化。

為解決上述技術問題，本發明提供一種處理器芯片，包括：

多個觸發器鏈，由自動測試綜合工具生成，每個所述觸發器鏈分別包括連接成串行移位模式的多個通用觸發器；

一個或多個組合電路，間隔連接于多個所述觸發器鏈之間，所述組合電路和所述觸發器鏈均連接到同一主電源，所述主電源為可開關電源；

內存，通過直接內存訪問單元分別與多個所述觸發器鏈相連接，所述內存連接到一常開電源而始終有電。

可選地，在所述主電源關閉之前，所述觸發器鏈通過移位輸出方式將所有通用觸發器中的內容送出并直接寫到所述內存里。

可選地，所述組合電路包括與門電路、或門電路、非門電路、與非門電路以及異或門電路中的一種或者多種。

可選地，所述處理器芯片適用于110nm～180nm之間的工藝。

為解決上述技術問題，本發明還提供一種如上所述的處理器芯片的低功耗設計的方法，依次包括：寄存器傳輸級設計步驟、邏輯綜合步驟、自動測試綜合步驟、一次靜態形式驗證步驟、一次靜態時序驗證步驟、自動布局布線步驟、二次靜態形式驗證步驟、二次靜態時序驗證步驟、靜態功耗驗證步驟、動態功耗驗證步驟、動態功能驗證步驟、流片步驟以及自動測試激勵生成步驟；

其中，在所述自動測試綜合步驟中，借用自動測試綜合工具生成多個觸發器鏈，每個所述觸發器鏈分別包括連接成串行移位模式的多個通用觸發器，多個所述觸發器鏈通過直接內存訪問單元與內存相連接。

可選地，在所述主電源關閉之前，所述觸發器鏈通過移位輸出方式將所有通用觸發器中的內容送出并直接寫到所述內存里。

可選地，在所述主電源恢復之后，所述內存將其中的內容讀出，重新移位填充所有通用觸發器，使其恢復失電前的內容。

可選地，所述組合電路包括與門電路、或門電路、非門電路、與非門電路以及異或門電路中的一種或者多種。

可選地，所述處理器芯片適用于110nm～180nm之間的工藝。

與現有技術相比，本發明具有以下優點：

本發明拋開了對特殊標準單元的依賴，解決了芯片設計技術和芯片應用需求的矛盾，在未有技術支持的情況下，采用變通的設計方法來實現相同的目的，在這類芯片的應用上更有競爭力。

附圖說明