[發明專利]對數字電路進行仿真的方法和設備

有效

• 申請號: 201310530202.2
• 申請日: 2013-10-31
• 公開（公告）號: CN104598659B
• 公開（公告）日: 2018-09-18
• 發明（設計）人: 王磊;李恭瓊;施崢嶸;戴紅衛;牛佳
• 申請（專利權）人: 格芯公司
• 主分類號: G06F17/50
• 分類號: G06F17/50
• 代理公司: 北京市柳沈律師事務所 11105
• 代理人: 王珊珊

本發明公開了一種對數字電路進行仿真的方法和設備。所述方法包括：獲取該數字電路的門級網表，所述門級網表指示該數字電路包含的至少一個門電路及其連接關系；修改該門級網表，以便在該門級網表中增加每個門電路的時序和功率模型，所述時序和功率模型用于計算輸入該門電路的信號經過該門電路時產生的時間延遲以及該門電路在工作時消耗的功率；以及基于修改后的門級網表對該數字電路進行仿真。通過在網表中增加數字電路包含的每個門電路的時序和功率模型，可以在對該數字電路進行功能驗證的同時進行該數字電路的功率估計，從而將所述功能驗證和功率估計無縫地結合起來，提高了數字電路設計的效率。

技術領域

本發明涉及電子設計自動化領域，并且具體涉及一種對數字電路進行仿真的方法和設備。

背景技術

在電路設計領域，在數字電路設計完成之后，可以通過仿真來對該數字電路進行功能驗證，以確定該數字電路是否能夠實現期望的功能。另一方面，數字電路在工作時將消耗功率。例如，互補金屬氧化物半導體（CMOS）數字電路在工作時消耗的功率可以包括靜態功率和動態功率。靜態功率包括泄漏功率，動態功率包括切換功率和短路功率，其中，切換功率可進一步分為功能功率(functional power)和跳變功率（glitch power）。當輸入該數字電路的信號在每個時鐘周期內在0和1之間切換時，將消耗功能功率。此外，當所述信號在1和1之間切換時，由于數字電路中各個門電路的傳輸延遲，在門電路的輸出處可能產生波形跳變（glitch），從而消耗跳變功率。如果數字電路在工作時消耗的總功率過大，或者例如由于門電路的傳輸延遲導致的跳變功率過大，該數字電路可能無法投入使用。因此，在制造所設計的數字電路之前，除了功能驗證以外，還需要對所設計的數字電路進行功率估計。

對數字電路進行功率估計比較困難，精確的功率估計通常需要進行大量的仿真。盡管已經提出了一些無向量功率估計方法和研究工具來估計數字電路的功率，但是這些方法和工具精度有限，并且僅適用于規模較小的電路設計，而不適用于工業化的電路設計。目前，更廣泛使用的是基于仿真的功率估計方法。在這種方法中，首先對數字電路進行仿真并記錄所得到的波形，然后基于該波形和該數字電路的激勵信號的切換活動信息，計算數字電路消耗的功率。同時，為了使仿真更接近現實，在仿真之前，通過靜態時序分析（STA）來確定數字電路的詳細時序信息，包括門電路的傳輸延遲和線路的傳輸延遲，并且將該時序信息預先存儲在標準延遲格式（SDF）文件中，在仿真期間，讀取所述SDF文件并且基于其中記載的時序信息來進行仿真。

然而，上述基于仿真的功率估計方法有很多缺點。首先，在這種方法中，功能驗證與時序信息的確定是分開進行的，也就是說，無法在進行功能驗證（仿真）的同時獲得數字電路的時序信息，這降低了數字電路設計的效率。另外，如本領域公知的，在數字電路的各個輸入端口和輸出端口之間存在多條路徑，然而在這種方法中，保存在SDF文件中的時序信息只針對關鍵路徑（信號傳輸最慢的路徑），而不針對其他路徑（非關鍵路徑），因此，基于該SDF文件進行的仿真實際上使用的是不準確的時序信息，使得無法準確地估計功率。特別是，由于跳變功率（其往往占動態功率的20%-40%）的準確估計需要非常精確的時序信息，而保存在SDF文件中的時序信息無法滿足這一要求，因此無法準確估計跳變功率。

發明內容

本發明的一個目的是提供一種對數字電路進行仿真的方法和設備，所述方法和設備能夠在對數字電路進行功能驗證的同時進行功率估計，從而將所述功能驗證和功率估計無縫地結合起來，提高數字電路設計的效率。

根據本發明的一個方面，提供了一種對數字電路進行仿真的方法，包括：獲取該數字電路的門級網表，所述門級網表指示該數字電路包含的至少一個門電路及其連接關系；修改該門級網表，以便在該門級網表中增加每個門電路的時序和功率模型，所述時序和功率模型用于計算輸入該門電路的信號經過該門電路時產生的時間延遲（即，該門電路的傳輸延遲）以及該門電路在工作時消耗的功率；以及基于修改后的門級網表對該數字電路進行仿真。