[發明專利]一種光刻膠填充式金屬互連結構及其制造方法

有效

• 申請號: 201310491613.5
• 申請日: 2013-10-18
• 公開（公告）號: CN103515353A
• 公開（公告）日: 2014-01-15
• 發明（設計）人: 黃君;毛智彪;張瑜
• 申請（專利權）人: 上海華力微電子有限公司
• 主分類號: H01L23/522
• 分類號: H01L23/522;H01L21/768
• 代理公司: 上海思微知識產權代理事務所(普通合伙) 31237
• 代理人: 陸花

技術領域

本發明涉及半導體制造領域，尤其涉及一種光刻膠填充式金屬互連結構及其制造方法。

背景技術

由于金屬材料和絕緣材料對傳播延時都會產生影響，銅(Cu)導線比鋁(Al)導線的電阻更低，FSG(氟摻雜的氧化硅玻璃)比SiO₂的k值低，進入90nm工藝后銅互連與low-k（低介電常數）工藝同時應用，使得傳播延時變得越來越短了。

芯片中使用low-k電介質作為ILD（層間介質），可以減少寄生電容容量，降低信號串擾，這樣就允許互連線之間的距離更近，為提高芯片集成度掃清了障礙；同時，減小電介質k值可以縮短信號傳播延時，這樣就為提高芯片速度留下了一定空間。

low-k并非十全十美。電介質作為芯片必備的一種材料，除了低k值外，電介質材料至少應具備以絕緣性能好、便于制造等特性。特別是進入45nm工藝后，超低介電常數（ultra?low-k，ULK）電介質的開發和應用是芯片廠商面臨的難題。由于low-k材料的抗熱性、化學性、機械延展性以及材料穩定性等問題都還沒有得到完全解決，給芯片的制造和質量控制帶來很多困難。采用low-k材料后，傳統的制造工藝由于low-k材料的松軟結構和易滲透性，使得ETCH（蝕刻）、CMP(化學機械研磨)和清潔工序變得更為艱難，并導致成品率下降和生產成本的提高。

圖1所示為現有技術中一種采用多孔硅等常規的ULK材料的半導體后段銅互連結構的制造方法流程圖。

圖2A至2D所示為圖1所示的半導體后段銅互連結構的制造方法過程中的剖視結構圖。

請參考圖1和2A，在步驟S101中，提供第一銅互連層襯底10，在所述第一銅互連層襯底上依次形成隔離層101、第二ULK（超低介電常數）介質層102、硬掩膜層103以及圖案化的光刻膠層104；所述第一銅互連層包括具有第一通孔的第一ULK層100以及填充于所述第一通孔中的第一互連銅M1。

請參考圖1和2B，在步驟S102中，以硬掩膜層103為掩膜，對所述第二ULK介質層102和隔離層101進行一體化雙大馬士革刻蝕，將圖案化的光刻膠層的圖案轉移到所述第二ULK介質層102和隔離層101，形成通孔105和接觸孔106。

請參考圖1和2C，在步驟S103中，先在通孔105和接觸孔106中形成銅擴散阻擋層（未圖示）；然后繼續在通孔105和接觸孔106中進行銅填充；接著通過CMP(化學機械平坦化)去除硬掩膜層103，形成頂部平坦化的第二銅互連層，所述第二銅互連層包括第二ULK介質層102、隔離層101和第二互連銅M2。對形成的第二銅互連層進行掃描電鏡觀察，可以發現CMP后第二互連銅M2邊沿出現過腐蝕現象。

請參考圖1和2D，在步驟S104中，在第二銅互連層上形成第二隔離層107。

上述半導體后段銅互連結構的制造方法，存在以下缺陷：

1、請參考圖2B，由于采用了常規的ULK材料，在步驟S102中，進行一體化雙大馬士革刻蝕時，容易對第二ULK介質層102造成損傷，形成凹曲形貌（bowing?profile）102a，進而會使得通孔105上部CD過大而造成剩余第二ULK介質層102作為第二互連銅M2之間的隔離層太薄等問題；

2、由于采用ULK材料，第二ULK介質層102的干法刻蝕后到濕法清洗的等待時間（Q?time）大大縮短，因而對一體化雙大馬士革刻蝕的等離子體蝕刻和濕法蝕刻帶來巨大挑戰；

3、請參考圖2C，由于凹曲形貌102a的存在，使得在步驟S103的銅填充工藝中，容易形成銅填充空穴108；

4、由于采用ULK材料，因而在步驟S103中的銅填充和CMP后，很容易出現low-k介質工藝中是常見的銅邊沿過腐蝕現象，這種銅邊沿過腐蝕現象將會導致電性和可靠性的問題，給CMP也帶來挑戰。為了克服這些挑戰得到符合規格的性能，整個半導體業界不斷地投入大量資金和精力去研發出更為先進的設備來提高工藝能力，直接導致生產成本大幅提高。

因而需要一種新的金屬互連結構及其制造方法，以避免上述缺陷。

發明內容

本發明的目的在于提供一種光刻膠填充式金屬互連結構及其制造方法，利用光刻膠替代超低介電常數材料作為銅互連層之間的隔離層，降低工藝的要求和成本的同時又避免了超低介電常數介質工藝帶來的問題，提高金屬互連結構的電氣性能和可靠性。