[發明專利]一種非對稱超薄SOIMOS晶體管結構及其制造方法

在審

• 申請號: 201310478396.6
• 申請日: 2013-10-14
• 公開（公告）號: CN104576381A
• 公開（公告）日: 2015-04-29
• 發明（設計）人: 尹海洲;張珂珂
• 申請（專利權）人: 中國科學院微電子研究所
• 主分類號: H01L21/336
• 分類號: H01L21/336;H01L29/78;H01L29/10
• 代理公司: 北京漢昊知識產權代理事務所(普通合伙) 11370
• 代理人: 朱海波

技術領域

本發明涉及一種半導體器件結構及其制造方法，具體地，涉及一種非對稱超薄SOIMOS晶體管結構及其制造方法。

技術背景

SOI(Silicon?On?Insulator)是指絕緣體上硅技術，SOI技術是公認的二十一世紀的主流半導體技術之一。SOI技術有效地克服了體硅材料的不足，充分發揮了硅集成電路技術的潛力，正逐漸成為制造高速、低功耗、高集成度和高可靠超大規模集成電路的主流技。

在MOSFET結構中，為了增強柵對溝道的控制能力，更好的抑制短溝道效應，希望溝道部分越窄越好。然而，在溝道厚度小于10nm以后，由于載流子遷移率隨著溝道厚度的減小而降低，器件性能會受到較嚴重的影響，特別地，在靠近源端的溝道部分所受影響尤為嚴重，而在漏端，由于高場飽和作用的影響，溝道寬度對遷移率的影響不起主要作用。

漏端感應勢壘降低效應(Drain?Induction?Barrier?Lower)是短溝道器件中存在的一種非理想效應，即當溝道長度減小，源漏電壓增加而使得源區和漏區PN結耗盡區靠近時，溝道中的電力線可以從漏區穿越到源區，并導致源端勢壘高度降低，從而使源區注入溝道的載流子數目增加，漏端電流增大。隨著溝道長度的進一步減小，DIBL的影響越來越嚴重，使晶體管閾值電壓降低，器件電壓增益下降，同時也限制了超大規模集成電路集成度的提高。為了降低DIBL的影響，希望溝道寬度，尤其是靠近漏端的溝道寬度越窄越好。

因此，為了平衡溝道寬度對載流子遷移率和DIBL效應的影響，優化器件性能，本發明提供了一種非對稱超薄SOIMOS晶體管結構及其制作方法，其溝道區靠近源端部分的厚度是靠近漏端部分的厚度的1至3倍，且其薄溝道部分的長度是厚溝道部分的長度的1至3倍。也就是說，在靠近源端的地方，主要考慮溝道寬度對遷移率的影響，溝道寬度較大；而在靠近漏端的地方，由于溝道寬度對載流子遷移率的影響不大，因此為了降低DIBL的影響，溝道寬度較小。與現有技術相比，本發明有效地抑制了短溝道效應的不良影響，提高了器件性能。

發明內容

本發明提供了一種非對稱超薄SOIMOS晶體管結構及其制作方法，有效抑制了器件的短溝道效應，提高了器件性能。具體地，本發明提供的一種非對稱超薄SOIMOS晶體管的制造方法，包括：

a.提供由絕緣層和半導體層組成的襯底；

b.在所述襯底上形成柵極疊層；

c.去除半導體層上源區一側的半導體材料，形成第一空位；

d.去除絕緣層上源區及靠近源區的溝道下方的絕緣材料，形成第二空位；

e.在第一空位和第二空位處填充半導體材料，并與第二空位上方的半導體材料相連；

f.進行源漏區注入。

其中，在步驟c中，所述第一空位的長度等于半導體層上源區的長度，所述第一空位的厚度等于半導體層的厚度。

其中，在步驟c中，所述去除半導體層上源區一側的半導體層，形成第一空位的方法是各向異性刻蝕。

其中，在步驟d中，所述第二空位的厚度為半導體層厚度的1～3倍。

其中，在步驟d中，所述第二空位延伸至柵極疊層下方的長度約為柵極疊層長度的1/4～2/3。

其中，在步驟d中，所述去除絕緣層上源區及靠近源區的溝道下方的絕緣材料，形成第二空位的方法是各向同性刻蝕。

其中，在步驟e中，所述在第一空位和第二空位處填充半導體層的方法是選擇性外延生長。

其中，在所述步驟b可用以下步驟代替：g.在所述襯底上形成柵極介質層，在所述柵極介質層上形成偽柵結構；h.在偽柵結構的兩側形成源漏擴展區。

其中，在所述步驟f之后還可包括步驟：i.對漏區一側的半導體層進行加厚，直至漏區頂部與源區頂部平齊。

其中，在所述步驟f之后還可包括步驟：j.去除所述偽柵結構，形成偽柵空位；k.在偽柵空位中淀積柵極疊層。

相應的，本發明提供了一種非對稱超薄SOIMOS晶體管結構，包括：

絕緣層；

位于所述絕緣層上方的半導體層；

位于所述半導體層上方的柵極介質層；

位于所述柵極介質層上方的柵極疊層；

位于所述柵極疊層下方的溝道區；

位于所述柵極疊層兩側襯底中的源漏區；

以及覆蓋柵極疊層和源漏區的層間介質層；

其中，所述溝道區靠近源端部分的厚度是靠近漏端部分的厚度的1至3倍。