[發(fā)明專利]減少電荷泵提升器梯級中靜電放電效應的裝置和方法

有效

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• 申請日: 2013-10-11
• 公開（公告）號: CN103780069B
• 公開（公告）日: 2018-12-11
• 發(fā)明（設計）人: D·艾比斯徹
• 申請（專利權）人: SEM技術公司
• 主分類號: H02M1/32
• 分類號: H02M1/32
• 代理公司: 北京尚誠知識產權代理有限公司 11322
• 代理人: 龍淳

本發(fā)明提供了減少電荷泵提升器梯級中靜電放電效應的裝置和方法。根據本發(fā)明的電壓倍增器包括：多個電壓倍增器單元，每個電壓倍增器單元包括：至少兩個交叉耦合MOS反相器；輸入節(jié)點，其電耦合到第一多個MOS反相器并且配置成接收輸入電壓；輸出節(jié)點，其電耦合到第一多個MOS反相器并且配置成輸出輸出電壓；以及電容器，其與第一多個MOS反相器并聯(lián)地電耦合到輸入節(jié)點和輸出節(jié)點，并且配置成把在輸出節(jié)點接收到的靜電脈沖的一部分分配到輸入節(jié)點。多個電壓倍增器單元被成序列地電耦合，使得除了多個電壓倍增器單元中的最終單元以外，多個電壓倍增器單元中的每個單元的輸出節(jié)點被電耦合到所述序列中的緊鄰著的后一個電壓倍增器單元的輸入節(jié)點。

技術領域

本發(fā)明涉及微電子和半導體電路。更具體地，本發(fā)明涉及電荷泵電壓倍增器。更具體地，本發(fā)明涉及減少這種倍增器中快速負載變化或片外靜電放電的負面效應。

背景技術

通過電容耦合互補時鐘信號驅動的交叉耦合MOS反相器單元是電荷泵中的高效構造模塊。這些單元可以用于提升輸入直流（DC）電壓至較高的電壓輸出水平。這些單元還可以用于降低輸入直流電壓至較低的電壓輸出水平。正輸入直流電壓可以任選地被降低至零伏以下的輸出水平。

這些單元的已知應用在P.Favrat、P.Deval、M.J.Declercq的“A High-EfficiencyCMOS Voltage Doubler”（IEEE Journal of Solid-State Circuits,Vol.33,No.3,March1998）和R.Pelliconi等人的“Power Efficient Charge Pump in Deep SubmicronStandard CMOS Technology”（Proc.27 ESSCIRC,2001）中被提出。如圖1所示，其是Pelliconi的圖1的備選圖示或者J.Cha的“Analysis and Design Techniques of CMOSCharge-Pump-Based Radio-Frequency Antenna-Switch Controllers”（IEEE Trans.OnCircuits and Systems–I:Regular Papers,Vol.56,No.5,May 2009）的圖2的一部分，這些公開描述了可以充當電壓倍增器的雙桶（dual-bucket）單元。

如圖1所示，這里，輸入電壓Vlow被輸入到兩個MOSFET反相器。第一反相器包括NMOS晶體管M1和PMOS晶體管M3，而第二反相器包括NMOS晶體管M2和PMOS晶體管M4。兩個反相器的輸出都耦合到輸出電壓Vhigh。時鐘信號clk經由電容器C1耦合到M1和M3的柵極以及M2和M4的漏極。這里并未示出用于產生時鐘信號的電路，但是用于產生時鐘信號的許多電路對本領域普通技術人員而言是熟知的。時鐘信號clk的反相信號被表示為反相時鐘信號nclk，在clk為高電平時nclk為低電平，反之亦然。并未示出用于產生信號nclk的電路，但是其在本領域中是熟知的。反相時鐘信號nclk經由電容器C2耦合到M2和M4的柵極以及M1和M3的漏極。本領域普通技術人員將會認識到以下方式：圖1所示的電路可以在節(jié)點Vhigh輸出的電壓比在節(jié)點Vlow輸入的電壓高。

例如圖1所示類型的雙桶單元可以通過把一個單元的輸出Vhigh電連接到第二單元的輸入Vlow而被級聯(lián)成多個級從而獲得作為輸入電壓的較高倍數(shù)的輸出電壓。這可以重復任意次數(shù)，只要電路能夠處理輸入和輸出電壓水平。這類示例性配置被記述在R.Pelliconi等人的“Power Efficient Charge Pump in Deep Submicron Standard CMOSTechnology”（Proc.27ESSCIRC,2001）中。