[發(fā)明專利]一種具有三維與非門陣列的快閃存儲裝置及其操作方法

有效

• 申請?zhí)枺?/td>: 201310468787.X
• 申請日: 2013-10-09
• 公開（公告）號: CN103915117B
• 公開（公告）日: 2017-10-03
• 發(fā)明（設(shè)計）人: 呂函庭
• 申請（專利權(quán)）人: 旺宏電子股份有限公司
• 主分類號: G11C16/06
• 分類號: G11C16/06
• 代理公司: 中科專利商標代理有限責任公司11021
• 代理人: 任巖

技術(shù)領(lǐng)域

本發(fā)明是有關(guān)于一種高密度存儲裝置，例如是一種具有良好特性并包括三維與非門陣列的p型通道快閃存儲裝置及其操作方法。

背景技術(shù)

基于目前發(fā)展高密度的存儲器的趨勢，設(shè)計者致力于尋找疊層多層存儲單元的技術(shù)，以達成提高儲存容量以及降低單位比特的成本的目的。舉例來說，于2006年12月11～13日舉辦的國際會議「IEEE Int'l Electron Devices Meeting」中，Lai等人所發(fā)表的文章「A Multi-Layer Stackable Thin-Film Transistor(TFT)NAND-Type Flash Memory」以及Jung等人所發(fā)表的文章「Three Dimensionally Stacked NAND Flash Memory Technology Using Stacking Single Crystal Si Layers on ILD and TANOS Structure for Beyond 30nm Node」中，提出將薄膜晶體管技術(shù)應(yīng)用于電荷捕捉存儲器技術(shù)。

近來，高階的三維技術(shù)被開發(fā)并記載于以下專利文件中：美國專利公開案第2012/0007167號案，公開日為2012/1/12，申請日為2011/1/31，發(fā)明名稱為「3D MEMORY ARRAY WITH IMPROVED SSL AND BL CONTACT LAYOUT」；美國專利公開案第2012/0007167號案，公開日為2012/1/12，申請日為2011/1/31，發(fā)明名稱為「ARCHITECTURE FOR A 3D MEMORY ARRAY」；以及美國專利申請案第13/772,058號案，申請日為2013/2/20，發(fā)明名稱為「3D NAND FLASH MEMORY」。

因此，相關(guān)業(yè)者期望提供用于高密度存儲器中具有提高編程及擦除效能的技術(shù)。

發(fā)明內(nèi)容

本發(fā)明是提供一種適用于三維陣列的p型通道快閃存儲裝置的操作方法。操作的技術(shù)包括可以用于高密度三維陣列結(jié)構(gòu)的編程、選擇性(位)擦除以及區(qū)塊擦除。選擇性編程偏壓安排包括進行帶對帶熱電子注入(band-to-band tunneling current hot electron injection)以提高選擇的存儲單元的閾值電壓。選擇性擦除偏壓安排誘發(fā)負FN空穴隧穿以降低選擇的存儲單元的閾值電壓。再者，區(qū)塊擦除偏壓安排誘發(fā)在選擇的存儲單元的區(qū)塊中的負FN空穴隧穿。

為了對本發(fā)明的其他方面與優(yōu)點有更佳的了解，下文特舉較佳實施例，并配合所附圖式，作詳細說明如下：

附圖說明

圖1繪示一集成電路的簡化方塊圖，該集成電路包括一p型通道與非門快閃存儲陣列，該陣列可以本發(fā)明所述的方法操作。

圖2繪示一p型通道三維與非門快閃存儲陣列的一部份的電路示意圖。

圖3繪示一p型通道三維與非門快閃陣列的一水平位線的一部份的透視圖。

圖4繪示實施例的一p型通道三維與非門快閃陣列的一垂直位線的一部份的透視圖。

圖5繪示一三維與非門閃存分頁陣列結(jié)構(gòu)的透視圖，于p型通道的實施例中，該陣列結(jié)構(gòu)具有分別耦合至多層存儲單元的多個總體位線。

圖6A繪示一p型通道三維與非門結(jié)構(gòu)中的一切片的示意圖，其中系呈現(xiàn)區(qū)塊擦除的一偏壓安排。

圖6B繪示一p型通道三維與非門結(jié)構(gòu)中的一切片的示意圖，其中系采用分電壓方式并呈現(xiàn)區(qū)塊擦除的一偏壓安排。

圖7A繪示一p型通道三維與非門結(jié)構(gòu)中的一切片的示意圖，其中系呈現(xiàn)編程操作的一偏壓安排。

圖7B繪示一p型通道三維與非門結(jié)構(gòu)中的一切片的示意圖，其中系采用分電壓方式并呈現(xiàn)編程操作的一偏壓安排。

圖8繪示一雙柵極p型通道薄膜與非門串的帶對帶隧穿電流濃度的模擬結(jié)果，例如是采用如圖5所示的三維陣列。

圖9至圖11繪示一p型通道三維與非門結(jié)構(gòu)的編程效能數(shù)據(jù)圖。

圖12繪示用于一p型通道三維與非門結(jié)構(gòu)的具有虛擬字線的布局圖。

圖13繪示一分頁p型通道三維與非門結(jié)構(gòu)中的一層的示意圖，其中系呈現(xiàn)編程操作的一偏壓安排。

圖14繪示一分頁p型通道三維與非門結(jié)構(gòu)的編程效能數(shù)據(jù)圖。

圖15繪示一分頁p型通道三維與非門結(jié)構(gòu)中的一層的示意圖，其中系呈現(xiàn)擦除操作的一偏壓安排。

圖16繪示一p型通道三維與非門結(jié)構(gòu)中的一切片的示意圖，其中系呈現(xiàn)位擦除操作的一偏壓安排。