[發明專利]半導體集成電路裝置

有效

• 申請號: 201310455031.1
• 申請日: 2013-09-30
• 公開（公告）號: CN103715173A
• 公開（公告）日: 2014-04-09
• 發明（設計）人: 南志昌
• 申請（專利權）人: 精工電子有限公司
• 主分類號: H01L23/525
• 分類號: H01L23/525
• 代理公司: 中國專利代理(香港)有限公司 72001
• 代理人: 何欣亭;湯春龍

技術領域

本發明涉及具有熔絲元件的半導體集成電路裝置。

背景技術

電壓調節器、電壓檢測器由模擬處理電路、邏輯電路、電容、還有泄漏電阻等構成，在泄漏電阻部，以通過檢查工序能夠調整為所希望的電壓的方式，設有電阻選擇用的熔絲元件。

在圖4、圖5以及圖6中示出此種現有的半導體集成電路裝置的一例。圖4為熔絲元件的俯視圖，圖5是沿著圖4的A－A’的截面以及包含在其兩側分別配置的MOS晶體管和電阻體512的截面圖，圖6是沿著圖4的B－B’的截面圖。如圖5所示，熔絲元件405設于元件分離絕緣膜503上，包括摻雜了與MOS晶體管的柵極電極405a相同導電材料的雜質的多晶Si膜。

多晶Si膜405被層間絕緣膜513和作為平坦化膜的BPSG膜514覆蓋，到達多晶Si膜的兩端部附近的接觸孔415在BPSG膜514和層間絕緣膜513開孔。在BPSG膜514上，由第一層鋁膜416形成的布線以經由圖4所示的接觸孔415與多晶Si膜405接觸的方式被構圖。鋁膜416被將TEOS作為原料通過等離子體CVD法形成的第一層金屬間絕緣膜518覆蓋。

在該現有示例中，在第一層鋁膜416之外還使用第二層鋁膜(未圖示)。因此，作為這些鋁膜彼此之間的平坦化膜，SOG膜519通過旋轉涂布、固化(curing)以及之后的回蝕刻(etch?back)而在第一層金屬間絕緣膜518上形成。SOG膜519被將TEOS作為原料通過等離子體CVD法形成的第二層金屬間絕緣膜520覆蓋。第二層金屬間絕緣膜520被通過等離子體CVD法形成的作為外涂層(overcoat)膜的SiN膜521覆蓋。

另外，在多晶Si膜405上，設有開口區域422，該開口區域422用于使用激光切斷作為熔絲元件的該多晶Si膜405。開口區域422是使用將鋁焊盤(未圖示)上的SiN膜521蝕刻時的掩模同時蝕刻的，而由于是深蝕刻，故到達第一層金屬間絕緣膜518。通過這樣熔絲開口區域422到達第一層金屬間絕緣膜518，使第一層金屬間絕緣膜的表面平坦的SOG膜519成為路徑，水分由于來自外部的水或者水蒸氣而浸入，進入半導體集成電路的內部元件，成為半導體集成電路裝置的長期可靠性不良的原因。特別是在PMOS晶體管中，當施加負的柵極偏壓時，產生晶體管的閾值電壓偏移,成為NBTI(Negative?Bias?Temperature?Instability，負偏壓溫度不穩定性)的問題。

作為不使此種由從熔絲開口區域422的水分入侵引起的長期可靠性劣化的對策，介紹了在熔絲開口區域的外周通過第一層鋁膜以成為障壁的方式形成密封件417，從而防止水分入侵IC內部的構造(例如，參照專利文獻1、2)。

專利文獻

專利文獻1：日本特開平05－021605號公報；

專利文獻2：日本特開平07－022508號公報。

發明內容

然而，在由用于防止從熔絲開口區域422的水分入侵的障壁的第一層鋁膜形成的密封件417中，如圖5以及圖6所示，由于由多晶Si膜形成的熔絲元件405的有無引起的階梯差的影像，存在密封件417的高度變低的區域。其結果，在如圖5以及圖6所示的現有的構造中，在回蝕刻時不能夠充分地去除密封件417上的SOG膜519，位于熔絲開口區域422的內側面的SOG膜519與位于內部元件側的SOG膜519作為水分的路徑而相連，有可能成為引起IC的特性劣化的要因。

本發明考慮此種問題而完成，其目的在于提供一種半導體集成電路裝置，以改良熔絲元件上的層間絕緣膜的平坦性，完全地分開熔絲開口區域的內側面與內部元件側的SOG膜，防止對半導體集成電路的內部元件的水分入侵，從而提高可靠性。

在本發明的一個實施例中，為了解決上述問題，使用如下所述的方案。

首先，一種半導體集成電路裝置，具有：

半導體襯底；

元件分離絕緣膜，設于所述半導體襯底的表面；

多個虛熔絲(dummy?fuse)，由在所述元件分離絕緣膜上隔開間隔配置的第一多晶硅形成；

氮化硅膜，覆蓋所述多個虛熔絲；

熔絲元件，由隔著所述氮化硅膜在所述多個虛熔絲之間配置的第二多晶硅形成；

絕緣膜，配置在所述熔絲元件以及所述多個虛熔絲上；

密封件，隔著所述絕緣膜，在所述熔絲元件以及所述多個虛熔絲上無縫隙地配置；

第一布線層，經由設于所述絕緣膜的連接孔連接于所述熔絲元件；