[發(fā)明專(zhuān)利]一種硬件語(yǔ)言自動(dòng)轉(zhuǎn)換系統(tǒng)

在審

• 申請(qǐng)?zhí)枺?/td>: 201310454977.6
• 申請(qǐng)日: 2013-09-27
• 公開(kāi)（公告）號(hào): CN103455362A
• 公開(kāi)（公告）日: 2013-12-18
• 發(fā)明（設(shè)計(jì)）人: 段振華;劉靜;黃伯虎;田聰;王小兵
• 申請(qǐng)（專(zhuān)利權(quán)）人: 西安電子科技大學(xué)
• 主分類(lèi)號(hào): G06F9/45
• 分類(lèi)號(hào): G06F9/45
• 代理公司: 北京科億知識(shí)產(chǎn)權(quán)代理事務(wù)所(普通合伙) 11350
• 代理人: 湯東鳳

技術(shù)領(lǐng)域

本發(fā)明涉及硬件描述語(yǔ)言Verilog語(yǔ)言技術(shù)領(lǐng)域，具體涉及一種硬件語(yǔ)言自動(dòng)轉(zhuǎn)換系統(tǒng)，用于將Verilog硬件描述程序轉(zhuǎn)換到等價(jià)的MSVL代碼。

背景技術(shù)

軟件仿真在硬件設(shè)計(jì)中有著非常重要的意義，是邏輯設(shè)計(jì)、驗(yàn)證和性能分析的主要手段。常用商業(yè)仿真產(chǎn)品，如Verilog，作為目前應(yīng)用最廣泛的一種硬件描述語(yǔ)言，它是電器電子工程協(xié)會(huì)（IEEE）標(biāo)準(zhǔn)之一，主要用于數(shù)字電子系統(tǒng)設(shè)計(jì)。該語(yǔ)言允許設(shè)計(jì)者使用它進(jìn)行各種級(jí)別的邏輯設(shè)計(jì)，以及對(duì)數(shù)字邏輯系統(tǒng)進(jìn)行仿真驗(yàn)證、時(shí)序分析、邏輯綜合。

目前，使用商業(yè)仿真軟件已成為IC設(shè)計(jì)工程師們的首選，但商業(yè)仿真軟件由于成本過(guò)高、使用環(huán)境復(fù)雜等局限性，不適用于性能分析和系統(tǒng)評(píng)測(cè)等一般應(yīng)用。對(duì)于一般應(yīng)用，有針對(duì)性的開(kāi)發(fā)專(zhuān)有的仿真軟件不僅可以節(jié)約成本、簡(jiǎn)化仿真環(huán)境，還能提高仿真速度。

時(shí)序邏輯作為一種系統(tǒng)建模與驗(yàn)證工具已廣泛應(yīng)用于軟件工程、數(shù)字電路設(shè)計(jì)等領(lǐng)域。投影時(shí)序邏輯（PTL）對(duì)ITL進(jìn)行了擴(kuò)展，而時(shí)序邏輯語(yǔ)言MSVL是PTL的一個(gè)可執(zhí)行子集，它是一個(gè)集建模（Modeling）、仿真（Simulation）和驗(yàn)證為一體的時(shí)序邏輯程序設(shè)計(jì)語(yǔ)言，它將系統(tǒng)的建模與性質(zhì)的描述統(tǒng)一于同一邏輯框架內(nèi)，通過(guò)模型檢測(cè)技術(shù)驗(yàn)證系統(tǒng)的性質(zhì)。與此同時(shí)，投影時(shí)序邏輯在實(shí)時(shí)和混合系統(tǒng)，特別是安全危急系統(tǒng)的形式描述和驗(yàn)證方面也是極其有用的。

此外，時(shí)序邏輯程序設(shè)計(jì)語(yǔ)言MSVL的語(yǔ)言結(jié)構(gòu)和Verilog硬件描述語(yǔ)言有很多相似點(diǎn)，很容易產(chǎn)生對(duì)應(yīng)的轉(zhuǎn)換關(guān)系。通過(guò)實(shí)現(xiàn)從Verilog語(yǔ)言向MSVL語(yǔ)言的轉(zhuǎn)化，對(duì)轉(zhuǎn)化后的目標(biāo)程序進(jìn)行驗(yàn)證，可以實(shí)現(xiàn)對(duì)Verilog語(yǔ)言形式化模型的抽取，并且可以對(duì)該模型進(jìn)行模型檢測(cè)，這將大大提高Verilog語(yǔ)言程序的安全性和可靠性。

發(fā)明內(nèi)容

鑒于現(xiàn)有技術(shù)的不足，本發(fā)明旨在于提供一種硬件語(yǔ)言轉(zhuǎn)換器，實(shí)現(xiàn)將Verilog語(yǔ)言自動(dòng)轉(zhuǎn)換成MSVL語(yǔ)言，以實(shí)現(xiàn)對(duì)Verilog語(yǔ)言的程序進(jìn)行仿真驗(yàn)證。

為了實(shí)現(xiàn)上述目的，本發(fā)明采用的技術(shù)方案如下：

一種硬件語(yǔ)言自動(dòng)轉(zhuǎn)換系統(tǒng)，所述轉(zhuǎn)換器包括：

詞法分析模塊：設(shè)有詞法分析器，用于將Verilog源文件轉(zhuǎn)換為tokens，其中，包括Verilog語(yǔ)言中的關(guān)鍵字、數(shù)值、字符串、標(biāo)示符、運(yùn)算符、間隔符以及注釋符；

語(yǔ)法分析與語(yǔ)義檢查模塊：設(shè)有語(yǔ)法分析器，用于識(shí)別Verilog語(yǔ)言中的語(yǔ)法結(jié)構(gòu)；其中，在語(yǔ)法分析的同時(shí)進(jìn)行語(yǔ)義檢查；

中間存儲(chǔ)模塊：用于將詞法分析、語(yǔ)法分析、語(yǔ)義檢查、符號(hào)處理后，得到的表示Verilog源文件的中間表示進(jìn)行存儲(chǔ)；

轉(zhuǎn)換程序模塊：用于輸入所述中間文件，并按照Verilog語(yǔ)言與MSVL語(yǔ)言之間的語(yǔ)言轉(zhuǎn)換規(guī)則將Verilog語(yǔ)言轉(zhuǎn)換成MSVL語(yǔ)言。

需要說(shuō)明的是，所述詞法分析器為FLEX詞法分析器；所述語(yǔ)法分析器為BISON語(yǔ)法分析器，基于IEEE?Standard?for?Verilog2001標(biāo)準(zhǔn)。

一種使用硬件語(yǔ)言轉(zhuǎn)換系統(tǒng)將Verilog語(yǔ)言轉(zhuǎn)換至MSVL語(yǔ)言的方法，所述方法包括以下步驟：

第一步：將Verilog源程序?qū)朐~法分析模塊，并將字符序列轉(zhuǎn)換為tokens；其中，所述字符序列包括Verilog語(yǔ)言中的關(guān)鍵字、數(shù)值、字符串、標(biāo)示符、運(yùn)算符、間隔符以及注釋符；

第二步：將所述token流導(dǎo)入語(yǔ)法分析與語(yǔ)義檢查模塊，識(shí)別Verilog語(yǔ)言中的結(jié)構(gòu)，包括基本表達(dá)式、語(yǔ)句、塊結(jié)構(gòu)以及模塊；

第三步：將步驟二得到的中間表示進(jìn)行存儲(chǔ)；

第四步：將所述中間表示作為輸入，根據(jù)語(yǔ)言轉(zhuǎn)換規(guī)則轉(zhuǎn)換成對(duì)應(yīng)的MSVL結(jié)構(gòu)。

需要說(shuō)明的是，所述基本表達(dá)式包括原子表達(dá)式、算術(shù)表達(dá)式、邏輯表達(dá)式、條件表達(dá)式，時(shí)間長(zhǎng)度表達(dá)式以及邊沿信號(hào)。

需要說(shuō)明的是，所述語(yǔ)句包括begin/fork語(yǔ)句塊、分支語(yǔ)句、循環(huán)控制語(yǔ)句、賦值語(yǔ)句、延時(shí)控制語(yǔ)句、電平敏感時(shí)間控制語(yǔ)句、邊沿觸發(fā)時(shí)間控制語(yǔ)句、任務(wù)和函數(shù)調(diào)用語(yǔ)句、變量聲明/定義語(yǔ)句及系統(tǒng)輸出語(yǔ)句。

需要說(shuō)明的是，所述塊結(jié)構(gòu)包括initial過(guò)程塊、always過(guò)程快、函數(shù)定義以及任務(wù)定義。

需要說(shuō)明的是，所述轉(zhuǎn)換規(guī)則包括對(duì)基本表達(dá)式、語(yǔ)句和塊結(jié)構(gòu)轉(zhuǎn)換規(guī)則。

需要進(jìn)一步說(shuō)明的是，所述基本表達(dá)式的轉(zhuǎn)換規(guī)則如下：

假設(shè)e代表一個(gè)原子表達(dá)式，x和y是基本表達(dá)式：

如果表達(dá)式為e，轉(zhuǎn)換為MSVL表達(dá)式返回對(duì)應(yīng)的e′；