[發明專利]三維單浮柵非易失性存儲器裝置

有效

• 申請號: 201310451446.1
• 申請日: 2013-09-27
• 公開（公告）號: CN103715198A
• 公開（公告）日: 2014-04-09
• 發明（設計）人: 王立中
• 申請（專利權）人: 閃矽公司
• 主分類號: H01L27/115
• 分類號: H01L27/115
• 代理公司: 北京三友知識產權代理有限公司 11127
• 代理人: 任默聞

1.一種三維單浮柵非易失性存儲器裝置，其特征在于，所述三維單浮柵非易失性存儲器裝置包含：

一第一半導體鰭片，具有一第一端和第二端，且沿著自所述第一端到所述第二端的第一方向延伸，所述第一半導體鰭片包含：

一源極區，位于所述第一端；

一漏極區，位于所述第二端；以及

一通道區，延伸于所述源極區和所述漏極區之間；

一第二半導體鰭片，以平行于所述第一半導體鰭片的方向作延伸，而且與第一半導體鰭片相隔；以及

一浮柵，形成于所述第一半導體鰭片和所述第二半導體鰭片的上方，且與所述第一半導體鰭片和所述第二半導體鰭片電性絕緣，所述浮柵沿著一第二方向延伸而且完全覆蓋所述通道區；

其中，所述通道區的電傳導型相反于所述源極區以及所述漏極區；以及

其中，所述第一方向垂直于所述第二方向。

2.根據權利要求1所述的三維單浮柵非易失性存儲器裝置，其特征在于，所述第二半導體鰭片作為一控制柵。

3.根據權利要求1所述的三維單浮柵非易失性存儲器裝置，其特征在于，所述三維單浮柵非易失性存儲器裝置更包含：

一基底；以及

一隔離層，形成在所述基底上方；

其中所述第一半導體鰭片和所述第二半導體鰭片形成在所述隔離層上方；以及

其中所述浮柵沿著所述第二方向覆蓋部分的所述隔離層。

4.根據權利要求1所述的三維單浮柵非易失性存儲器裝置，其特征在于，所述三維單浮柵非易失性存儲器裝置更包含：

一基底；

一外延硅結構，包含一生長于所述基底上的高濃度雜質埋入層；以及

多個溝槽，沿著所述第一半導體鰭片和所述第二半導體鰭片的側壁而形成；

其中所述第一半導體鰭片和所述第二半導體鰭片形成于所述外延硅結構之上；

其中所述多個溝槽被一絕緣材質填補至一預定高度；以及

其中所述浮柵更沿著所述第二方向覆蓋部分的所述絕緣材質。

5.根據權利要求2所述的三維單浮柵非易失性存儲器裝置，其特征在于，所述三維單浮柵非易失性存儲器裝置更包含：

一穿隧介電層，位在所述通道區和所述浮柵之間；以及

一耦合介電層，位在所述第二半導體鰭片和所述浮柵之間。

6.根據權利要求5所述的三維單浮柵非易失性存儲器裝置，其特征在于，當一電壓V_CG被施加至所述控制柵時，所述浮柵的電壓V_f表示如下：V_f=(V_CG×C_R)，其中C_R=C_CG/(C_CG+C_MOS)，以及其中C_CG為所述浮柵和所述控制柵間的電容值以及C_MOS為所述浮柵和所述通道區間的電容值。

7.根據權利要求5所述的三維單浮柵非易失性存儲器裝置，其特征在于，所述三維單浮柵非易失性存儲器裝置的閾值電壓偏移量△V_thC表示如下：△V_thC=-Q/C_CG，其中Q是在所述浮柵上的電荷量，而C_CG是所述控制柵和所述浮柵間的耦合電容值。

8.根據權利要求5所述的三維單浮柵非易失性存儲器裝置，其特征在于，當所述浮柵內沒有電荷儲存時，一閾值電壓V_thD接近于(V_thC×C_R)，其中C_R=C_CG/(C_CG+C_MOS)，其中C_CG為所述浮柵和所述控制柵間的電容值，而C_MOS為所述浮柵和所述通道區間的電容值，其中V_thD為所述三維單浮柵非易失性存儲器裝置將所述浮柵和所述控制柵相連接時的閾值電壓，以及其中V_thC為所述三維單浮柵非易失性存儲器裝置的本質閾值電壓。

9.根據權利要求5所述的三維單浮柵非易失性存儲器裝置，其特征在于，當一電壓V_CG同時被施加至所述控制柵和所述浮柵時，從所述控制柵到所述浮柵不會產生電容耦合。