[發明專利]一種鰭形場效晶體管結構及其制作方法在審

申請號：	201310450978.3	申請日：	2013-09-27
公開（公告）號：	CN104517839A	公開（公告）日：	2015-04-15
發明（設計）人：	趙猛	申請（專利權）人：	中芯國際集成電路制造（上海）有限公司
主分類號：	H01L21/336	分類號：	H01L21/336;H01L29/78;H01L29/06
代理公司：	上海光華專利事務所 31219	代理人：	李儀萍
地址：	201203 ***	國省代碼：	上海;31
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摘要：
搜索關鍵詞：	一種鰭形場效晶體管結構及其制作方法
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【說明書】：

技術領域

本發明涉及一種半導體結構及其制作方法，特別是涉及一種鰭形場效晶體管結構及其制作方法。

背景技術

在摩爾定律和等比例縮小的原則下，當今集成電路器件尺寸越來越小，集成電路工藝不斷進化，場效應晶體管（Field?Effect?Transistor，FET）的溝道長度不斷減小。溝道長度不斷減小，可以實現器件面積不斷減小，這樣相同面積的晶圓上可以生產出更多晶片，從而可以降低晶片成本。一般工藝的特征尺寸即最小溝道長度，例如，28nm工藝是指其場效應晶體管的最小溝道長度為28nm。當工藝進化到28nm以下時，平面工藝越來越難制造，原因在于當溝道長度太小時，器件的漏極和源極間的漏電越來越大，以致漏電程度大到無法制作邏輯電路的程度。

為了解決上述的技術問題，英特爾宣布下一代22nm將采用三柵（TRI-GATE）結構，TRI-GATE晶體管其實質就是FINFET晶體管(Fin-Field-effect-transistor，鰭式場效應晶體管)，與以往的平面晶體管不同，FINFET是3D晶體管，相當于平面晶體管形成的反型層立起來，FINFET工作在全耗盡模式(Full-depleted?mode)下，即由柵包圍的FIN工作狀態將FIN體內的載流子全部耗盡；由于FIN是立體的，其柵寬是FIN的2倍FIN的高度加上FIN的寬度(W=2Hsi+Wsi)，相對同樣尺寸的平面晶體管可以縮小柵的寬度，從而進一步縮小了晶體管的面積；FINFET相對平面晶體管，減小了亞閾值的漏電流，從而降低了晶體管的功耗；由于FINFET有以上這些優點，所以現在對于FINFET的工藝制備研究非常重要。正是由于這個原因，因此，在傳統的場效應晶體管的基礎上，發明設計出FINFET來減小更小溝道的器件漏電問題。

隨著半導體工業前進到追求更大器件密度、更高性能和更低成本的納米技術工藝節點，在鰭式場效應晶體管(FinFET)器件的發展中導致制造和設計的雙重挑戰。盡管現有的FinFET器件以及制造FinFET器件的方法通常足以應對它們的預期目的，但它們還不能在所有方面都完全滿足。如現有的FinFET常用的是從襯底中通過一次干法或一次濕法刻蝕形成的，這種FinFET結構單一，很難滿足逐步提高的性能要求。

發明內容

鑒于以上所述現有技術的缺點，本發明的目的在于提供一種鰭形場效晶體管結構及其制作方法，用于解決現有技術中鰭形場效晶體管結構的種種問題。

為實現上述目的及其他相關目的，本發明提供一種鰭形場效晶體管結構的制作方法，至少包括以下步驟：

1）提供半導體襯底，于所述半導體襯底表面形成具有間隔排列的刻蝕窗口的掩膜層；

2）藉由所述刻蝕窗口于所述半導體襯底中刻蝕出至少一個頂部截面為矩形、底部截面為梯形的鰭形半導體結構；

3）去除所述掩膜層，并于所述鰭形半導體結構表面形成介質層；

4）于所述鰭形半導體結構表面沉積高應力SiN層，使所述鰭形半導體結構產生應力；

5）去除所述高應力SiN層。

作為本發明的鰭形場效晶體管結構的制作方法的一種優選方案，所述半導體襯底為硅襯底或絕緣體上硅襯底。

作為本發明的鰭形場效晶體管結構的制作方法的一種優選方案，步驟2）包括以下步驟：

2-1）藉由所述刻蝕窗口采用干法刻蝕法于所述半導體襯底中刻蝕出矩形溝槽；

2-2）采用濕法腐蝕對所述矩形溝槽底部的半導體襯底進行腐蝕，形成倒梯形溝槽，藉由所述矩形溝槽及倒梯形溝槽將所述半導體襯底隔出至少一個頂部截面為矩形、底部截面為梯形的鰭形半導體結構。