[發明專利]閃存器件的測試結構及其制造方法

有效

• 申請號: 201310446024.5
• 申請日: 2013-09-23
• 公開（公告）號: CN104465618B
• 公開（公告）日: 2017-10-27
• 發明（設計）人: 高學;周志美;柳會雄;劉良
• 申請（專利權）人: 中芯國際集成電路制造（上海）有限公司
• 主分類號: H01L23/544
• 分類號: H01L23/544
• 代理公司: 上海思微知識產權代理事務所(普通合伙)31237
• 代理人: 屈蘅,李時云

技術領域

本發明涉及集成電路制造領域，尤其涉及一種閃存器件的測試結構及其制造方法。

背景技術

存儲器用于存儲大量數字信息，據調查顯示，世界范圍內，存儲器交易約占半導體交易的30％。多年來，工藝技術的進步和市場需求的增加催生越來越多高密度的各種類型存儲器，如RAM(隨機存儲器)、DRAM(動態隨機存儲器)、ROM(只讀存儲器)、EPROM(可擦除可編程只讀存儲器)、FLASH(閃存)和FRAM(鐵電存儲器)等。其中，閃存存儲器即FLASH已經成為非易失性半導體存儲技術的主流。FLASH不但可以用電氣方法為數據編程、擦去和讀取數據，而且可以在電源中斷過程中保留數據，并兼具存取速度快，質輕容量大及存取裝置體積小等優點，被廣泛應用在各類諸如智能卡、SIM卡(用戶身份識別卡)、微控制器和手機等電子產品中。

FLASH器件基本分為兩種類型：疊柵器件和分柵器件。疊柵器件通常包括浮柵與控制柵，其中，浮柵位于控制柵和基底之間，且處于浮置狀態，沒有和電路連接，用于存儲數據；控制柵則與字線相接，用于控制浮柵。此外，浮柵和基底之間還包括隧穿氧化層，浮柵和控制柵之間還包括有隔離的介電層等。

請參考圖1為現有典型的疊柵結構閃存單元的截面示意圖，該類疊柵結構閃存單元包括沉積在基底1上的隧穿氧化層2，浮柵3位于所述隧穿氧化層2正上方，控制柵5堆疊在所述浮柵3上面，在所述控制柵5和所述浮柵3之間設有ONO(氧化物-氮化物-氧化物)介質層4，在所述浮柵3和所述控制柵5外面沉積有第一氧化物6，然后再在所述第一氧化物6上沉積一層氮化物7，并在所述氮化物7上沉積第二氧化物8。所述第一氧化物6、氮化物7和所述第二氧化物8形成一個ONO絕緣的介質結構。

然而，實際生產中發現制作的閃存器件經常出現浮柵橋接（FG bridge）的問題，影響器件的性能和可靠性。

發明內容

本發明的一個目的是制造性能更可靠的半導體器件。

根據本發明的第一方面，提供了一種閃存器件的測試結構，包括：

在半導體襯底上沉積第一多晶硅層并刻蝕所述第一多晶硅層形成浮柵；

在半導體襯底上沉積隔離材料形成與所述浮柵交叉的ONO介質層；以及

在半導體襯底上沉積第二多晶硅層并刻蝕形成與所述浮柵交叉的控制柵，所述控制柵部分覆蓋所述ONO介質層。

可選的，在所述的閃存器件的測試結構的制造方法中，形成控制柵之后形成連接線，所述連接線將間隔的控制柵電性連接。

可選的，在所述的閃存器件的測試結構的制造方法中，形成控制柵的同時形成連接線，所述連接線將間隔的控制柵電性連接。

可選的，在所述的閃存器件的測試結構的制造方法中，所述第一多晶硅層的厚度為所述第二多晶硅層的厚度為所述ONO介質層的厚度為

本發明還提供一種閃存器件的測試結構，包括：

形成于半導體襯底上的浮柵；

與所述浮柵交叉設置的ONO介質層；以及

與所述浮柵交叉設置且部分覆蓋所述ONO介質層的控制柵。

可選的，在所述的閃存器件的測試結構中，還包括將間隔的控制柵電性連接的連接線。

可選的，在所述的閃存器件的測試結構中，所述測試結構設置于劃片線上。

可選的，在所述的閃存器件的測試結構中，所述測試結構與閃存器件的尺寸相同。

可選的，在所述的閃存器件的測試結構中，所述測試結構與所述閃存器件同時形成。

本發明的一個優點在于，提供一種閃存器件的測試結構及其制造方法，通過測試所述測試結構的浮柵是否出現橋接，判斷測試結構的控制柵刻蝕工藝是否正常，進而判斷出閃存器件的控制柵刻蝕工藝是否存在異常，提高閃存器件的性能和可靠性。

附圖說明

參照附圖，根據下面的詳細描述，可以更加清楚地理解本發明。為了清楚起見，圖中各個層的相對厚度以及特定區的相對尺寸并沒有按比例繪制。在附圖中：

圖1是現有典型的疊柵結構閃存單元的截面示意圖；

圖2A至圖2C是本發明實施例提供的閃存器件的測試結構的制造過程中的俯視示意圖。

具體實施方式