[發明專利]基于FPGA的芯片測試裝置及方法

在審

• 申請號: 201310445372.0
• 申請日: 2013-09-26
• 公開（公告）號: CN103472386A
• 公開（公告）日: 2013-12-25
• 發明（設計）人: 史振國;孫忠周;王建強;宮琦
• 申請（專利權）人: 威海北洋電氣集團股份有限公司
• 主分類號: G01R31/317
• 分類號: G01R31/317;G01R31/3177;G01R31/3181
• 代理公司: 威海科星專利事務所 37202
• 代理人: 初姣姣

1.一種基于FPGA的芯片測試裝置，包括上位機、FPGA板、待測板，其特征在于FPGA板經USB總線與上位機相連接，FPGA板與待測板相連接，其中待測板內設有芯片封裝插座，包括分別與FPGA板相連接的DIP封裝插座、SSOP封裝插座、QFP封裝插座、SOP封裝插座。

2.根據權利要求1所述的一種基于FPGA的芯片測試裝置，其特征在于上位機內設有用于設定待測芯片引腳數量、引腳屬性的引腳參數設定模塊；輸入端與引腳參數設定模塊相連接輸出端與FPGA板相連接的引腳指令輸出模塊；用于生成芯片測試時序信號的測試時序信號發生模塊；與測試時序信號發生模塊的輸出端相連接的測試時序發送模塊；用于接收待測芯片引腳輸出數據的反饋信號采集模塊，與反饋信號采集模塊相連接的用于根據反饋信號繪制測試結果時序圖并將其顯示輸出的測試結果輸出模塊。

3.根據權利要求1所述的一種基于FPGA的芯片測試裝置，其特征在于FPGA板上設有用于接收上位機發送指令的指令接收模塊，輸入端與指令接收模塊相連接輸出端與待測板相連接的用于輸出引腳狀態設定信號的引腳狀態設定輸出模塊，輸入端與待測板內待測芯片的輸出引腳相連接的芯片輸出信號接收模塊，與芯片輸出信號接收模塊相連接的反饋信號上傳模塊，其中指令接收模塊與反饋信號上傳模塊均經USB總線與上位機相連接。

4.根據權利要求1所述的一種基于FPGA的芯片測試裝置，其特征在于USB總線采用FT245的USB通信芯片實現。

5.根據權利要求1所述的一種基于FPGA的芯片測試裝置，其特征在于待測板上的芯片封裝插座內設有兩個以上的芯片引腳連接電路，每個芯片引腳電路用于對應連接待測芯片的一個引腳，所述芯片引腳連接電路內設有一個PMOS管、一個NMOS管，其中PMOS管的G極與/VCC_select端相連接，B極與D極與VCC端相連接，G極與D極之間串接阻值為10kΩ的電阻，S極與data端相連接，NMOS管的G極與GND_select端相連接，B極與S極均與GND端相接，D極與data端相連接，G極與S極之間串接一個阻值為10KΩ的電阻。

6.根據權利要求1所述的一種基于FPGA的芯片測試裝置，其特征在于待測板中各芯片封裝插座的編號相同的引腳連接在一起，即8引腳SOP封裝的第i號引腳、16引腳SOP封裝的第i號引腳、16引腳DIP封裝的第i號引腳、64引腳QFP封裝的第i號引腳、28引腳SSOP封裝的第i號引腳均連接在一起。

7.一種利用如權利要求1-6中任意一項所述的基于FPGA的芯片測試裝置測試芯片的方法，包括以下步驟：

步驟1：用戶通過上位機內的引腳參數設定模塊設定待測芯片的引腳參數，包括引腳數量，各個編號引腳的屬性；

步驟2：用戶通過上位機內的測試時序信號發生模塊為待測芯片的所有輸入引腳生成測試時序信號；

步驟3：上位機內的引腳指令輸出模塊將步驟1中設定的引腳參數信息經USB總線發送至FPGA板，FPGA板內的引腳狀態設定輸出模塊向與其相連接的待測板輸出高/低電平信號，使待測芯片的引腳設定成相應的狀態；

步驟4：上位機內的測試時序發送模塊將步驟2中生成的測試時序信號經USB總線發送至FPGA板，FPGA板根據測試時序信號將相應的高低電平邏輯送至待測芯片的各輸入引腳，同時讀取待測芯片各輸出引腳的電平值，并將讀取的值經USB總線反饋至上位機；

步驟5：上位機內的測試結果輸出模塊根據反饋信號繪制測試結果時序圖并將其顯示輸出。