[發明專利]一種高速數字噪聲源

在審

• 申請號: 201310436695.3
• 申請日: 2013-09-14
• 公開（公告）號: CN104467679A
• 公開（公告）日: 2015-03-25
• 發明（設計）人: 不公告發明人
• 申請（專利權）人: 安徽量子通信技術有限公司
• 主分類號: H03B29/00
• 分類號: H03B29/00
• 代理公司: 暫無信息
• 代理人: 暫無信息

技術領域

本發明涉及一種噪聲源的產生，特別是提供了一種基于FPGA的高速數字噪聲源的產生方法。

背景技術

現有的產生噪聲源的技術方案中，基于現場可編程門陣列(FPGA)的高頻噪聲源一般是利用振蕩器輸出一個高頻類時鐘信號，再用一個較低頻率的純凈時鐘對其進行采樣數字化，然后輸出。所產生的高速數字噪聲源可用于產生隨機數，在保密通信、信息安全、密碼學等領域有著諸多應用。

其中，用于產生高頻類時鐘信號的振蕩器通常分為差分振蕩器和單端振蕩器兩種，不同的振蕩器對不同噪聲源的敏感程度是不一樣的。差分振蕩器對電源及基底噪聲的敏感度不如單端振蕩器，呈現出較高的共模抑制比；而單端振蕩器極易受到電壓擺動或輸入信號中直流信號的影響。

根據FPGA的基本組成單元LUT的特性，系統高頻類時鐘信號頻率已然進入GHz量級，其中心頻率十分關鍵。頻率過低，會導致最終生成隨機數的速率降低或是生成隨機數的隨機性不能滿足要求；如果過高，則使得FPGA底層基本器件開關速度大幅度提高，進而導致局部動態功耗增大，局部溫度過高，極有可能使FPGA底層基本器件損壞，致使噪聲源功能失效。

因此，對本領域技術人員而言，振蕩器在FPGA內部工作時存在功耗大、輸出頻率低的問題。

發明內容

本發明提出了一種高速數字噪聲源，該高速數字噪聲源可以解決基于FPGA的高速數字噪聲源功耗大、輸出速率低的問題。

本發明采用以下技術方案解決上述技術問題：

一種高速數字噪聲源，該噪聲源基于FPGA實現，利用振蕩器輸出一個高頻、大抖動時鐘信號，再使用低頻純凈時鐘對其進行采樣，最后輸出所得信號，其特征在于：高頻、大抖動時鐘信號的中心振蕩頻率在1.5GHz～3GHz的范圍內。

進一步地，所述的高頻、大抖動時鐘信號是基于奇數個非門構成的環路產生的。為了有效控制噪聲源的功耗，增加了控制環路閉合、斷開的開關信號。

進一步地，所述的高速數字噪聲源采用冗余設計，通過噪聲源后端實時檢測，如果檢測到噪聲源功能失效，則自動啟動冗余噪聲源并對功能失效的噪聲源進行替換。

本發明的有益效果包括：

1、高頻、大抖動時鐘信號的中心振蕩頻率過低，會導致最終生成隨機數的速率降低或是生成隨機數的隨機性不能滿足要求；如果過高，則會使FPGA底層基本器件開關速度大幅度提高，導致局部動態功耗增大，局部溫度過高，極有可能使FPGA底層基本器件損壞。因此，高頻、大抖動時鐘信號的中心振蕩頻率在1.5GHz～3GHz的范圍內，既能滿足速度的要求，也不至于使FPGA受到較大的損壞。

2、控制環路閉合與斷開的開關信號，可以有效控制噪聲源的功耗。

3、高速數字噪聲源采用冗余設計，可有效防止噪聲源功能失效。

具體實施方式

本實施例采用的高速數字噪聲源是基于FPGA實現，利用振蕩器輸出一個高頻、大抖動時鐘信號，再使用低頻純凈時鐘對其進行采樣，最后輸出所得信號。

噪聲源的功耗主要由高頻、大抖動時鐘信號決定，所述的高頻、大抖動時鐘信號的產生是基于奇數個非門構成的環路。其中，為了控制噪聲源的動態功耗，所述的噪聲源增加了控制環路閉合與斷開的開關信號。

噪聲源是通過低頻純凈時鐘采樣高頻、大抖動時鐘信號實現的，這里的高頻、大抖動時鐘信號的中心振蕩頻率尤為關鍵。如果過低，可能導致最終生成隨機數的速率降低或是生成隨機數的隨機性不能滿足要求；而過高，則會使FPGA底層基本器件開關速度大幅度提高，進而導致局部動態功耗增大，局部溫度過高，極有可能使FPGA底層基本器件損壞。綜上，本發明所述的高頻、大抖動時鐘信號的中心振蕩頻率控制在1.5GHz～3GHz的范圍內，既能滿足速率要求，也不至于使FPGA受到較大的損壞。

為了防止FPGA底層基本器件的局部溫度過高而導致的器件損壞，從而致使噪聲源功能失效，所述噪聲源采用冗余設計，通過噪聲源后端實時檢測，如果檢測到噪聲源功能失效，則自動啟動冗余噪聲源并對功能失效的噪聲源進行替換。

以上所述僅為本發明創造的較佳實施例而已，并不用以限制本發明創造，凡在本發明創造的精神和原則之內所作的任何修改、等同替換和改進等，均應包含在本發明創造的保護范圍之內。