[發明專利]用于確定網絡端口的延時的裝置和方法

在審

• 申請號: 201310433581.3
• 申請日: 2013-09-16
• 公開（公告）號: CN103684902A
• 公開（公告）日: 2014-03-26
• 發明（設計）人: H·施密特
• 申請（專利權）人: 阿爾特拉公司
• 主分類號: H04L12/26
• 分類號: H04L12/26;H04J3/06;G06F1/12;G06F13/42
• 代理公司: 北京市金杜律師事務所 11256
• 代理人: 酆迅

技術領域

本發明總體涉及數據通信。

背景技術

諸如例如IEEE-1588標準之類的時間戳協議可以用來將跨數據網絡的時鐘同步到非常高的精確度。然而同步準確度的限制取決于置于進入和離開網絡端口的分組上的時間戳的準確度。

因此，為了生成時間戳，有必要估計收發器內的數據路徑中的電路結構的延時。對于高速收發器信道，在諸如IEEE-1588的協議之下對分組加時間戳以足夠準確的方式估計延時是有挑戰性的任務。

發明內容

一個實施例涉及一種用于確定網絡端口的延時的方法。同時對用于FIFO的讀取指針和寫入指針進行采樣。確定在讀取指針和寫入指針的多個樣本之間的平均差值。

另一實施例涉及一種用于在網絡端口處向分組提供時間戳的裝置。寄存器使用采樣時鐘來對FIFO的讀取指針和寫入指針進行采樣。邏輯電路裝置確定在讀取指針與寫入指針之間的平均差值，以及加時間戳電路裝置接收該平均差值并且向分組中插入時間戳。

另一實施例涉及一種串行接口電路，該串行接口電路包括：發射FIFO緩沖器，用于在第一時鐘域中接收并行數據信號并且在第二時鐘域中輸出并行數據信號；發射變速箱(gearbox)，用于將并行數據信號從第一寬度轉換成第二寬度；以及串行化器，用于將具有以位為單位的第二寬度的并行數據信號轉換成串行數據信號。該串行接口電路還包括：第一寄存器和第二寄存器，用于使用采樣時鐘來對用于發射FIFO緩沖器的讀取指針和寫入指針進行采樣；邏輯電路裝置，用于確定讀取指針與寫入指針之間的平均差值；以及加時間戳電路裝置，用于接收平均差值并且在第一時鐘域中向并行數據信號中插入時間戳。

另一實施例涉及一種串行接口電路，該串行接口電路包括：去串行化器，用于接收串行數據信號并且將串行數據信號轉換成并行數據信號；接收器變速箱，用于將并行數據信號從第一寬度轉換成第二寬度；以及接收器FIFO緩沖器，用于在第一時鐘域中接收并行數據信號并且在第二時鐘域中輸出并行數據信號。該串行接口電路還包括：第一寄存器和第二寄存器，用于使用采樣時鐘來對用于接收器FIFO緩沖器的讀取指針和寫入指針進行采樣；邏輯電路裝置，用于確定讀取指針與寫入指針之間的平均差值；以及時間戳電路裝置，用于接收平均差值并且在第二時鐘域中向并行數據信號中插入時間戳。

還公開了其它實施例和特征。

附圖說明

圖1描繪可以實施本發明的一個實施例于其內的收發器。

圖2A是示出根據本發明的一個實施例的讀取時鐘與寫入時鐘之間的第一示例相位關系的時序圖。

圖2B是示出根據本發明的一個實施例的在讀取時鐘與寫入時鐘之間的第二示例相位關系的時序圖。

圖3是根據本發明的一個實施例的用于確定網絡端口的延時的示例裝置的電路框圖。

圖4A是根據本發明的另一實施例的用于確定網絡端口的RXFIFO的延時的示例裝置的電路框圖。

圖4B是根據本發明的另一實施例的用于確定網絡端口的TXFIFO的延時的示例裝置的電路框圖。

圖5是根據本發明的一個實施例的用于確定具有FIFO的網絡端口的延時的示例方法的流程圖。

圖6是根據本發明的一個實施例的包括收發器電路的現場可編程門陣列(FPGA)的簡化部分框圖，在這些收發器電路內可以實施這里公開的裝置和方法。

圖7是根據本發明的一個實施例的示例數字系統的框圖，在該數字系統內可以利用這里公開的裝置和方法。

具體實施方式

一種用于提供高精確度時間戳的技術涉及到在網絡端口的實際串行發射器和接收器附近運行甚高頻計數器。然后可以在分組離開或者到達端口時捕獲計數器值。

遺憾的是，使用這樣的高頻計數器在電路資源方面開銷大并且需要對于并行數字電路來說在實踐中可能難以實現的頻率。另外，一些協議(比如對IEEE／1588標準的最近添加)可能要求恰好正在發射的分組內放置有高精確度時間戳。在這一情況下，該時間戳必須在介質訪問控制(MAC)電路裝置以內以高準確度的方式獲取，該MAC電路裝置一般在比串行發射電路裝置慢得多的頻率操作。

另一種用于提供高精確度時間戳的技術可以是在從MAC電路裝置到串行引腳的路徑中提供恒定延時。然而當在這一路徑中存在多個時鐘域時，提供恒定延時并不可行。