[發明專利]FinFET器件及其制造方法

在審

• 申請號: 201310428910.5
• 申請日: 2013-09-18
• 公開（公告）號: CN103928517A
• 公開（公告）日: 2014-07-16
• 發明（設計）人: 王志豪;江國誠;張廣興;吳志強
• 申請（專利權）人: 臺灣積體電路制造股份有限公司
• 主分類號: H01L29/78
• 分類號: H01L29/78;H01L29/06;H01L21/336
• 代理公司: 北京德恒律治知識產權代理有限公司 11409
• 代理人: 章社杲;孫征

本專利是于2013年1月14日提交的名稱為“Semiconductor?Device?And?Fabricating?The?Same”的美國序列號第13/740,373號的部分連續案，將該案并入本文作為參考。本專利要求于2013年3月15日提交的美國序列號第61/799,468號的權益，將該申請并入本文作為參考。

技術領域

本發明涉及半導體領域，更具體地，本發明涉及一種FinFET器件及其制造方法。

背景技術

半導體集成電路（IC）產業經歷了指數式增長。IC材料和設計方面的技術進步產生了IC代，其中每一代都具有比上一代更小且更復雜的電路。在IC發展的過程中，功能密度（即每芯片面積上互連器件的數量）大幅增加而幾何尺寸（即使用制造工藝可以創建的最小的元件（或線））降低了。這種按比例縮小工藝通常通過提高生產效率和降低相關成本而帶來益處。

這種按比例縮小工藝也增大了加工和生產IC的復雜性，因而為了實現這些進步，需要在IC加工和制造方面的相似的發展。例如，已引入了諸如鰭式場效應晶體管（FinFET）的三維晶體管來代替平面晶體管。雖然現有的FinFET器件及制造FinFET器件的方法通常足以實現它們的預期目的，但其在各方面尚不是完全令人滿意的。因而期待這一領域中的改進。

發明內容

為了解決現有技術中所存在的問題，根據本發明的一個方面，提供了一種半導體器件，包括：襯底，具有柵極區域及源極和漏極（S/D）區域；第一鰭結構，位于所述柵極區域中，所述第一鰭結構包括：作為所述第一鰭結構的下部的第一半導體材料層；半導體氧化物層，作為所述第一鰭結構的中部的外面部分；作為所述第一鰭結構的中部的中心部分的第一半導體材料層；和第二半導體材料層，作為所述第一鰭結構的上部；高k（HK）/金屬柵極（MG）堆疊件，位于所述柵極區域中，所述HK/MG堆疊件覆蓋在部分所述第一鰭結構的上方；以及S/D部件，位于所述S/D區域中。

在所述半導體器件中，所述作為所述第一鰭結構的下部的第一半導體材料層和所述作為所述第一鰭結構的中部的中心部分的第一半導體材料層包括外延生長的硅鍺（SiGe_x），其中x是以原子百分比表示的Ge組分。

在所述半導體器件中，在所述柵極區域中，所述中部的中心部分的SiGe層的Ge組分x比所述第一鰭結構的下部的SiGe層的Ge組分x更高。

在所述半導體器件中，所述中部的中心部分的SiGe層的Ge組分x在約0.2至約0.5的范圍內。

在所述半導體器件中，SiGe_x層的厚度在約5nm至約40nm的范圍內。

在所述半導體器件中，所述第一鰭結構的中部的外面部分是SiGeO_y，其中y是以原子百分比表示的氧組分。

在所述半導體器件中，SiGeO_y通過在所述柵極區域中對所述第一鰭中的SiGe_x層實施熱氧化工藝獲得體積膨脹而形成。

在所述半導體器件中，所述第二半導體材料包括硅（Si）。

在所述半導體器件中，所述Si層的厚度在約20nm至約50nm的范圍內。

在所述半導體器件中，所述S/D部件包括外延生長的半導體材料。

在所述半導體器件中，在兩個鄰近的隔離區域之間具有單個源極部件、單個漏極部件和多個HK/MG堆疊件。

在所述半導體器件中，所述單個S/D部件用作所述多個HK/MG堆疊件的共同源極/漏極。

根據本發明的另一方面，提供了一種半導體器件，包括：襯底，具有多個隔離區域、位于鄰近的隔離區域之間的柵極區域及被所述柵極區域分開的源極區域和漏極區域；第一鰭結構，位于柵極區域中，所述第一鰭結構包括：作為下部的硅鍺（SiGe_x）層，其中x是以原子百分比表示的Ge組分；作為中部-外面部分的硅鍺氧化物（SiGeO_y）層，其中y是以原子百分比表示的氧組分；作為中部-中心部分的SiGe_z層，其中z是以原子百分比表示的Ge組分；和作為上部的Si層；源極部件和漏極部件，分別位于所述源極區域和所述漏極區域中；以及高k/金屬柵極（HK/MG），位于所述柵極區域中，所述HK/MG覆蓋在部分所述第一鰭結構上方。

在所述半導體器件中，z基本上高于x。