[發明專利]取樣電路，減少取樣電路中失真的方法以及包括這種取樣電路的模擬數字轉換器

有效

• 申請號: 201310422434.6
• 申請日: 2013-09-17
• 公開（公告）號: CN103684461B
• 公開（公告）日: 2017-01-04
• 發明（設計）人: C·P·赫里爾;R·馬里諾
• 申請（專利權）人: 美國亞德諾半導體公司
• 主分類號: H03M1/12
• 分類號: H03M1/12;H03M1/10
• 代理公司: 中國國際貿易促進委員會專利商標事務所11038
• 代理人: 申發振

1.一種取樣電路，其包括：

輸入節點；

第一信號路徑，其包括第一取樣電容器和處于所述輸入節點與所述第一取樣電容器的第一板之間的信號路徑中的第一信號路徑開關；

第二信號路徑，其包括第二取樣電容器和處于所述輸入節點與所述第二取樣電容器的第一板之間的信號路徑中的第二信號路徑開關；以及信號處理電路，其用于形成取樣到所述第一取樣電容器上的信號與取樣到所述第二取樣電容器上的信號之間的差。

2.如權利要求1所述的取樣電路，其中所述第一取樣電容器的電容與所述第二取樣電容器的電容不同。

3.如權利要求1所述的取樣電路，其中所述第一取樣電容器的所述電容是所述第二取樣電容器的所述電容的N倍，所述第二開關的阻抗是所述第一開關的阻抗的M倍，并且其中M大致上等于N²。

4.如權利要求3所述的取樣電路，其中所述第一開關和第二開關由晶體管形成，并且當比較所述第一開關和第二開關的所述晶體管的寬度除以長度的縱橫比時，所述第一開關的所述晶體管或每個晶體管具有的縱橫比是所述第二開關的所述晶體管或每個晶體管的M倍。

5.如權利要求1所述的取樣電路，其中所述第一開關和第二開關為傳輸門開關。

6.如權利要求1所述的取樣電路，其中所述第一信號路徑進一步包括：第二開關，其用于選擇性地將所述第一取樣電容器的所述第一板連接至接地或至偏置電壓或至基準電壓；第三開關，其用于將所述第一取樣電容器的第二板連接至接地或至偏置電壓；以及第四開關，其用于將所述第一取樣電容器的所述第二板連接至所述信號處理電路的加法輸入端。

7.如權利要求6所述的取樣電路，其中所述第二信號路徑進一步包括：第二開關，其用于選擇性地將所述第二取樣電容器的所述第一板連接至接地或至偏置電壓或至基準電壓；第三開關，其用于將所述第二取樣電容器的第二板連接至接地或至偏置電壓；以及第四開關，其用于將所述第二取樣電容器的所述第二板連接至所述信號處理電路的減法輸入端。

8.如權利要求6所述的取樣電路，其中所述第二開關可操作地將所述第一取樣電容器的所述第一板連接至用作模擬數字轉換的一部分的基準電壓，或者其中提供至少一個額外開關來將所述第一取樣電容器的所述第一板連接至所述基準電壓或至用作模擬數字轉換的一部分的另一基準電壓。

9.如權利要求1所述的取樣電路，其中所述處理電路為運算放大器或比較器。

10.如權利要求1所述的取樣電路，其中所述第一取樣電容器的所述電容等于所述第二取樣電容器的所述電容，并且所述信號處理電路輸出對誤差電壓的估算。

11.如權利要求1所述的取樣電路，其中所述第一開關包括并聯連接并且共享漏極或源極區域的至少兩個NMOS晶體管。

12.如權利要求1所述的取樣電路，其中所述第一開關包括并聯連接并且共享漏極或源極區域的至少兩個PMOS晶體管。

13.如權利要求1所述的取樣電路，其中所述第二開關包括串聯連接并且共享摻雜區域的至少兩個場效應晶體管，所述摻雜區域充當用于所述串聯連接的晶體管中的一個的漏極和用于所述串聯連接的晶體管中的第二個的源極。

14.如權利要求1所述的取樣電路，其中所述第二開關包括兩組或更多組串聯連接的晶體管，其中所述第一組晶體管中的一個晶體管和所述第二組晶體管中的一個晶體管共享漏極或源極區域。

15.如權利要求1所述的取樣電路，其進一步包括額外電容負載，所述額外電容負載連接在接地、偏壓或電源電壓與所述第二取樣電容器的所述第一板之間，以便增加流過所述第二信號路徑開關的電流。

16.如權利要求1所述的取樣電路，其中所述第一取樣電容器為第一電容器陣列中的多個取樣電容器中的一個，并且所述第一信號路徑開關為與所述電容器中的多個對應電容器相關聯的多個開關中的一個。

17.如權利要求16所述的取樣電路，其中所述第二取樣電容器為第二電容器陣列內的多個電容器中的一個，并且所述第二信號路徑開關為與所述第二陣列中的所述電容器中的多個對應電容器相關聯的所述多個開關中的一個。