[發明專利]用于片上互連的定時校準

無效

• 申請號: 201310415576.X
• 申請日: 2013-09-12
• 公開（公告）號: CN103684363A
• 公開（公告）日: 2014-03-26
• 發明（設計）人: 羅伯特·帕爾默;約翰·W·波爾頓;托馬斯·黑斯廷斯·格里爾三世;威廉·詹姆斯·達利
• 申請（專利權）人: 輝達公司
• 主分類號: H03K5/135
• 分類號: H03K5/135;H03K5/14
• 代理公司: 北京市磐華律師事務所 11336
• 代理人: 謝栒;魏寧

1.一種用于校準片上互連的方法，包括：

應用第一信號轉換模式到所述片上互連的第一線以生成多個第一度量；以及

基于所述多個第一度量將延遲電路配置為調節所述第一線的延遲以落入大致以時鐘信號的邊沿為中心的預定延遲變化的范圍內。

2.如權利要求1所述的方法，進一步包括應用第二信號轉換模式到所述片上互連的所述第一線以生成多個第二度量，其中所述延遲電路基于所述多個第二度量進一步配置為調節所述第一線的所述延遲以落入所述預定延遲變化的所述范圍內。

3.如權利要求1所述的方法，進一步包括：

確定與所述片上互連的所述第一線和其他線相關聯的延遲分布；以及

定位所述時鐘信號的所述邊沿以使所述時鐘信號的所述邊沿大致處于所述延遲分布內的中心。

4.如權利要求1所述的方法，其中所述多個第一度量指示與所述第一線相關聯的延遲相對于所述時鐘信號的所述邊沿是負的，并且其中所述延遲電路配置為增大與所述第一線相關聯的所述延遲。

5.如權利要求1所述的方法，其中所述多個第一度量指示與所述第一線相關聯的延遲相對于所述時鐘信號的所述邊沿是正的，并且其中所述延遲電路配置為減小與所述第一線相關聯的所述延遲。

6.如權利要求1所述的方法，其中所述延遲電路配置為將與所述第一線相關聯的延遲增大或減小等于所述預定延遲變化的所述范圍的量。

7.如權利要求1所述的方法，其中所述延遲電路配置為將與所述第一線相關聯的延遲增大或減小等于所述預定延遲變化的所述范圍的整數倍的量。

8.如權利要求1所述的方法，其中所述預定延遲變化的所述范圍與包括所述片上互連的芯片的目標良率相關聯。

9.如權利要求1所述的方法，進一步包括，在配置之后，調節所述時鐘信號以使所述時鐘信號的所述邊沿大致處于在所述第一線上所傳送的信號的轉換之間的中心。

10.如權利要求1所述的方法，進一步包括在所述片上互連的所述第一線上傳送數據，并且在所述片上互連的第二線上傳送所述時鐘信號。

11.如權利要求1所述的方法，其中所述延遲電路配置為將在所述第一線上所傳送的數據信號的上升沿延遲第一量并且將所述數據信號的下降沿延遲第二量。

12.如權利要求1所述的方法，進一步包括配置第二延遲電路以將所述時鐘信號的上升沿延遲第一量并且將所述時鐘信號的下降沿延遲第二量。

13.一種片上互連校準系統，包括：

校準模式生成單元，其配置為生成第一信號轉換模式；

校準模式采集單元，其配置為生成多個第一度量；

延遲電路，其耦連到所述片上互連的第一線；以及

校準控制單元，其耦連到所述校準模式生成單元和校準模式采集單元并且配置為：

應用所述第一信號轉換模式到所述片上互連的所述第一線以生成所述多個第一度量；以及

基于所述多個第一度量將所述延遲電路配置為調節所述第一線的延遲以落入大致以時鐘信號的邊沿為中心的預定延遲變化的范圍內。

14.如權利要求13所述的片上互連校準系統，其中所述校準模式生成單元進一步配置為生成第二信號轉換模式，所述校準模式采集單元進一步配置為生成多個第二度量，所述校準控制單元進一步配置為應用所述第二信號轉換模式到所述片上互連的所述第一線以生成所述多個第二度量，并且基于所述多個第二度量將所述延遲電路配置為調節所述第一線的所述延遲以落入所述預定延遲變化的所述范圍內。

15.如權利要求13所述的片上互連校準系統，進一步包括時鐘切換單元，所述時鐘切換單元耦連到所述校準控制單元并且配置為生成所述時鐘信號。

16.如權利要求13所述的片上互連校準系統，進一步包括第二延遲單元，所述第二延遲單元耦連到傳送所述時鐘信號的第二線，其中所述校準控制單元將所述第二延遲單元配置為使所述時鐘信號的所述邊沿大致處于與所述片上互連的所述第一線和其他線相關聯的延遲分布內的中心。