[發明專利]一種串行總線接口芯片、串行總線傳輸系統及方法

有效

• 申請號: 201310414135.8
• 申請日: 2013-09-11
• 公開（公告）號: CN103500154A
• 公開（公告）日: 2014-01-08
• 發明（設計）人: 胡家同
• 申請（專利權）人: 深圳市摩西爾電子有限公司
• 主分類號: G06F13/40
• 分類號: G06F13/40
• 代理公司: 廣東廣和律師事務所 44298
• 代理人: 劉敏

1.一種串行總線接口芯片，與從設備被控對象相連，其特征在于，所述串行總線接口芯片包括電連接的總線接口電路和邏輯處理電路，所述總線接口電路包括兩個雙向數據接口及分別與每個數據接口相對應的兩個雙向時鐘接口，而且，

所述邏輯處理電路在上電后根據所述兩個數據接口或所述兩個時鐘接口的電平翻轉確定串行控制方向，即，確定每個數據接口和時鐘接口分別為輸入接口或輸出接口，然后進入指令等待狀態；

若所述邏輯處理電路收到地址發布指令，則從輸入接口接收地址信號，而且產生新的地址信號，并將所述新的地址信號輸出。

2.根據權利要求1所述的串行總線接口芯片，其特征在于，若所述邏輯處理電路收到控制指令，則所述兩個數據接口根據控制指令變換傳輸方向，所述兩個時鐘接口在確定串行控制方向后保持時鐘傳輸方向不變。

3.根據權利要求2所述的串行總線接口芯片，其特征在于，

若所述邏輯處理電路收到讀指令，則判斷讀取地址與該串行總線接口芯片的地址是否匹配，若匹配，則進入讀出狀態，而且，在讀出狀態，將指令等待狀態中的數據輸入接口設置為數據輸出接口；若不匹配，則進入讀服務狀態，而且，在讀服務狀態，將指令等待狀態中的數據輸入接口設置為數據輸出接口，將指令等待狀態中的數據輸出接口設置為數據輸入接口。

4.根據權利要求2所述的串行總線接口芯片，其特征在于，

若所述邏輯處理電路收到寫指令，則判斷寫地址與該串行總線接口芯片的地址是否匹配，若匹配，則進入寫入狀態，而且，在寫入狀態，將指令等待狀態中的數據輸入接口依然設置為數據輸入接口；若不匹配，則進入寫服務狀態，而且，在寫服務狀態，將指令等待狀態中的數據輸入接口依然設置為數據輸入接口，將指令等待狀態中的數據輸出接口依然設置為數據輸出接口。

5.根據權利要求1所述的串行總線接口芯片，其特征在于，所述串行總線接口芯片內置或外接存儲器。

6.一種串行總線傳輸系統，包括主設備和多個從設備，每個從設備均包括從設備被控對象，其特征在于，所述從設備還包括權利要求1-5任一項所述的串行總線接口芯片，所述串行總線接口芯片與所述從設備被控對象相連，而且，若特定串行總線接口芯片所屬的從設備為非第一個從設備也非最后一個從設備，則該串行總線接口芯片的第一數據接口與前一個從設備的串行總線接口芯片的第二數據接口相連，該串行總線接口芯片的第一時鐘接口與前一個從設備的串行總線接口芯片的第二時鐘接口相連；若特定串行總線接口芯片所屬的從設備為第一個從設備，則該串行總線接口芯片的第一數據接口與主設備相連，該串行總線接口芯片的第一時鐘接口與主設備相連；若特定串行總線接口芯片所屬的從設備為最后一個從設備，則該串行總線接口芯片的第一數據接口與前一個從設備的串行總線接口芯片的第二數據接口相連，該串行總線接口芯片的第一時鐘接口與前一個從設備的串行總線接口芯片的第二時鐘接口相連，該串行總線接口芯片的第二數據接口、第二時鐘接口懸空。

7.一種串行總線傳輸方法，其特征在于，包括：

A.從設備的邏輯處理電路在上電后根據所述兩個數據接口或所述兩個時鐘接口的電平翻轉確定串行控制方向，即，確定每個數據接口和時鐘接口分別為輸入接口或輸出接口，然后進入指令等待狀態；

B.若所述邏輯處理電路收到地址發布指令，則從輸入接口接收地址信號，而且產生新的地址信號，并將所述新的地址信號輸出。

8.根據權利要求7所述的串行總線傳輸方法，其特征在于，在所述步驟A之后，還包括：

C.若從設備的邏輯處理電路收到控制指令，則所述兩個數據接口根據控制指令變換傳輸方向，所述兩個時鐘接口在確定串行控制方向后保持時鐘傳輸方向不變。

9.根據權利要求8所述的串行總線傳輸方法，其特征在于，所述步驟C包括：

C1.若從設備的邏輯處理電路收到讀指令，則判斷讀取地址與該串行總線接口芯片的地址是否匹配，若匹配，則進入讀出狀態，而且，在讀出狀態，將指令等待狀態中的數據輸入接口設置為數據輸出接口；若不匹配，則進入讀服務狀態，而且，在讀服務狀態，將指令等待狀態中的數據輸入接口設置為數據輸出接口，將指令等待狀態中的數據輸出接口設置為數據輸入接口。