[發明專利]一種集成電路及其形成方法

有效

• 申請號: 201310411333.9
• 申請日: 2013-09-11
• 公開（公告）號: CN103681656B
• 公開（公告）日: 2018-10-19
• 發明（設計）人: K·博奈薩;A·查特吉
• 申請（專利權）人: 德克薩斯儀器股份有限公司
• 主分類號: H01L27/02
• 分類號: H01L27/02;H01L29/8605;H01L21/822;H01L21/265
• 代理公司: 北京紀凱知識產權代理有限公司 11245
• 代理人: 趙蓉民

1.一種集成電路，包括：

半導體襯底；

第一阱，其包括設置在所述半導體襯底中的一種導電型的多個依次加深的第一注入區域，其中所述第一注入區域中最深的一個具有限定第一阱深度的第一范圍，最大注入摻雜濃度出現在所述第一阱深度，所述第一阱深度大于或等于形成在所述半導體襯底中的淺溝槽隔離結構的隔離深度，所述第一阱包括主體區域和設置在所述主體區域相對端的第一和第二端部區域；

至少一個第二阱，其包括設置在所述半導體襯底中的不同導電型的多個依次加深的第二注入區域，其中所述第二注入區域中最深的一個具有限定第二阱深度的第二范圍，最大注入摻雜濃度出現在所述第二阱深度，所述第二阱深度大于或等于所述隔離深度，所述第二阱由橫向間隔距離與所述第一阱離橫向間隔，并面向所述第一阱的所述主體區域的至少一個橫向側，其中所述半導體襯底的無阱部分在所述第二阱和所述第一阱的所述主體區域之間橫向延伸，所述半導體襯底的所述無阱部分具有低于所述第二阱并低于所述第一阱的主體區域的摻雜濃度；以及

第一和第二接觸結構，其分別連接至所述第一阱的所述第一和第二端部區域。

2.根據權利要求1所述的集成電路，其中所述半導體襯底和所述第二阱是第一導電類型，而所述第一阱是第二導電類型。

3.根據權利要求2所述的集成電路，所述半導體襯底和所述第二阱是P型，并且所述第一阱是N型，并且其中所述半導體襯底具有低于所述第二阱并低于所述第一阱的所述主體區域的摻雜濃度。

4.根據權利要求1所述的集成電路，其中所述半導體襯底和所述第一阱是第一導電類型，而且所述第二阱是第二導電類型。

5.根據權利要求4所述的集成電路，其包括設置在所述半導體襯底中位于所述第一阱下方的所述第二導電類型的深阱，其中所述半導體襯底的第二無阱部分在所述第一阱的底部和所述深阱的頂部之間垂直延伸，其中所述至少一個第二阱在所述半導體襯底的上表面和所述深阱的至少部分之間延伸。

6.根據權利要求5所述的集成電路，其中所述第一導電類型是P型，而其中所述第二導電類型是N型。

7.根據權利要求1所述的集成電路，其中所述第一阱的深度為1.5μm或更少。

8.根據權利要求1所述的集成電路，其中所述橫向間隔距離為0.2μm或更大。

9.根據權利要求8所述的集成電路，其中所述橫向間隔距離為2.0μm或更小。

10.根據權利要求1所述的集成電路，其中所述橫向間隔距離為2.0μm或更小。

11.一種形成集成電路的方法，所述方法包括：

提供半導體襯底；

通過在多個依次加深的第一注入中在所述半導體襯底上注入一種導電型的摻雜形成第一阱，其中所述第一注入中最深的一個具有限定第一阱深度的第一范圍，最大注入摻雜濃度出現在所述第一阱深度，所述第一阱深度大于或等于形成在所述半導體襯底上的淺溝槽隔離結構的隔離深度，所述多個依次加深的第一注入被用于同時形成雙阱CMOS工藝之中的所述一種導電型的阱；

通過在多個依次加深的第二注入中注入另一種導電型的摻雜形成至少一個第二阱，其中所述第二注入的最深一個具有限定第二阱深度的第二范圍，最大注入摻雜濃度出現在所述第二阱深度，所述第二阱深度大于或等于所述隔離深度，且以橫向間隔距離與所述半導體襯底中的所述第一阱的間隔并面向所述第一阱的主體區域的至少一個橫向側，留出在所述第一和第二阱之間橫向延伸的所述半導體襯底的無阱部分，所述多個依次加深的第二注入被用于同時形成在所述雙阱CMOS工藝中的所述另一種導電型的阱；

形成第一和第二接觸結構，其分別連接至所述第一阱的間隔的第一和第二區域。