[發明專利]半導體器件的制備方法

有效

• 申請號: 201310407943.1
• 申請日: 2013-09-09
• 公開（公告）號: CN104425383B
• 公開（公告）日: 2017-07-11
• 發明（設計）人: 倪景華;李鳳蓮
• 申請（專利權）人: 中芯國際集成電路制造（上海）有限公司
• 主分類號: H01L21/8238
• 分類號: H01L21/8238
• 代理公司: 上海思微知識產權代理事務所(普通合伙)31237
• 代理人: 屈蘅,李時云

技術領域

本發明涉及半導體技術領域，特別是涉及一種半導體器件的制備方法。

背景技術

目前，影響場效應晶體管性能的主要因素在于載流子的遷移率，其中載流子的遷移率會影響溝道中電流的大小。場效應晶體管中載流子遷移率的下降不僅會降低晶體管的切換速度，而且還會使開和關時的電阻差異縮小。因此，在互補金屬氧化物半導體場效應晶體管(CMOS)的發展中，有效提高載流子遷移率一直都是晶體管結構設計的重點之一。

常規的，CMOS器件制造技術中，將P型金屬氧化物半導體場效應晶體管(PMOS)和N型金屬氧化物半導體場效應晶體管(NMOS)分開處理，例如，在PMOS器件的制造方法中采用壓應力材料，而在NMOS器件的制造方法中采用張應力材料，以向溝道區施加適當的應力，從而提高載流子的遷移率。

在現有技術中，通常在半導體襯底的表面以及柵極結構周圍形成應力襯墊層(stress liner)，以對溝道施加應力。另一方面，為了使應力襯墊層更靠近溝道區，以便對溝道區施加適當的應力，并且同時增大層間介電層間隙填充窗口，通常在會在形成源/漏區之后，去除位于柵極結構兩側的側壁結構，這被稱為應力接近技術(又稱為SPT技術)。

然而，在現有技術的SPT技術中，應力襯墊層形成在溝道區域的上方，且與溝道區域的距離較遠，因此會影響應力襯墊層至溝道區域的遷移效果，進而不能有效地改善溝道內載流子遷移率。所以，如何提供一種制備方法，能夠解決現有技術中的問題，已成為本領域亟需解決的技術問題之一。

發明內容

本發明的目的在于，提供一種半導體器件的制備方法，能夠有效地改善溝道內載流子遷移率，從而提高半導體器件的電性能。

為解決上述技術問題，一種半導體器件的制備方法，包括：

提供前端器件結構，所述前端器件結構包括半導體襯底和位于所述半導體襯底上的柵極結構，所述柵極結構的側壁形成有第一側墻；

對所述半導體襯底進行凹槽工藝，以在所述第一側墻兩側的所述半導體襯底的暴露區域形成凹槽；

進行淺摻雜工藝，以在所述柵極結構兩側的所述半導體襯底中形成淺摻雜區；

在所述柵極結構的側壁形成第二側墻；

進行源/漏極摻雜工藝，以在所述第二側墻兩側的所述半導體襯底中形成源極和漏極；

去除所述第二側墻，以露出所述第一側墻的表面；以及

在所述半導體襯底的表面、所述柵極結構的表面以及所述第一側墻的表面上形成應力襯墊層。

進一步的，在所述進行淺摻雜工藝步驟和所述在所述第一側墻的側壁形成第二側墻步驟之間，還包括：

在所述柵極結構的側壁形成第三側墻；

進行空腔工藝，以在所述第三側墻兩側的所述半導體襯底中形成空腔；

在所述空腔中形成應力半導體合金層。

進一步的，在所述去除所述第二側墻的步驟中，還包括：去除所述第三側墻。

進一步的，所述進行空腔工藝的步驟包括：采用干法刻蝕去除所述第三側墻兩側的所述半導體襯底，其中，所述干法刻蝕的刻蝕氣體包括氯氣、溴化氫、四氟化碳和氧氣中一種或幾種組合。

進一步的，所述進行空腔工藝的步驟包括：采用濕法刻蝕去除所述第三側墻兩側的所述半導體襯底，其中，所述濕法刻蝕的刻蝕液為四甲基氫氧化氨。

進一步的，所述柵極結構為金屬柵極結構。

進一步的，所述應力半導體合金層的材料為硅鍺合金。

進一步的，在所述進行淺摻雜工藝步驟和所述在所述第一側墻的側壁形成第二側墻步驟之間，還包括：

在所述柵極結構的側壁形成第四側墻；

進行空腔工藝，以在所述第四側墻兩側的所述半導體襯底中形成空腔；

在所述空腔中形成應力半導體合金層；

去除所述第四側墻，以露出所述第一側墻的表面。

進一步的，所述第四側墻的厚度小于所述第二側墻的厚度。

進一步的，所述進行空腔工藝的步驟包括：采用干法刻蝕去除所述第四側墻兩側的所述半導體襯底，其中，所述干法刻蝕的刻蝕氣體包括氯氣、溴化氫、四氟化碳和氧氣中一種或幾種組合。

進一步的，所述進行空腔工藝的步驟包括：采用濕法刻蝕去除所述第四側墻兩側的所述半導體襯底，其中，所述濕法刻蝕的刻蝕液為四甲基氫氧化氨。

進一步的，所述柵極結構為多晶硅柵極結構。

進一步的，所述應力半導體合金層的材料為硅鍺合金。