[發明專利]半導體裝置以及半導體裝置的制造方法

有效

• 申請號: 201310399689.5
• 申請日: 2013-09-05
• 公開（公告）號: CN104009040B
• 公開（公告）日: 2017-04-12
• 發明（設計）人: 坂口武史;杉山裕和;藤井詳久;五月女真一;渡部忠兆;松野光一;甲斐直樹
• 申請（專利權）人: 株式會社東芝
• 主分類號: H01L27/115
• 分類號: H01L27/115;H01L27/11524
• 代理公司: 北京市中咨律師事務所11247
• 代理人: 劉薇,陳海紅

相關申請

本申請以日本專利申請2013-33236號（申請日：2013年2月22日）為基礎，并享受其優先權。本申請通過參照該基礎申請而包含其全部內容。

技術領域

本發明的實施方式涉及半導體裝置及其制造方法。

背景技術

在NAND型閃存裝置等半導體裝置中，為了實現高集成化，存儲單元被微細化，存儲單元間的元件分離區域（STI（淺溝道隔離））的寬度尺寸也變小。與此相對，在NAND型閃存裝置的周邊電路區域中，與存儲單元間的元件分離區域的寬度尺寸相比，周邊晶體管間的元件分離區域的寬度尺寸相當大。在元件分離區域中，由于元件分離溝的寬度尺寸和/或深度尺寸、附近的柵極電極的形狀、對元件施加的電壓等條件，優選改變埋入元件分離溝的元件分離絕緣膜的材質這方面。

但是，在現有的NAND型閃存裝置中，在存儲單元間的元件分離溝和周邊晶體管間的元件分離溝內，用相同的處理埋入元件分離絕緣膜，即，埋入相同材質的元件分離絕緣膜。因此，有可能發生局部的電氣特性惡化。然后，當存儲單元的微細化進一步發展時，恐怕由于上述元件分離絕緣膜的材質而引起的電氣特性的惡化會明顯化。

發明內容

本發明的實施方式提供能夠防止由于元件分離絕緣膜的材質而引起的電氣特性的惡化的半導體裝置及其制造方法。

本實施方式的半導體裝置包括：半導體基板；將上述半導體基板分離成多個第1元件區域的第1元件分離區域；隧道絕緣膜、電荷積聚層、電極間絕緣膜和控制柵極電極被順序地層疊在上述第1元件區域之上的多個存儲單元；在設置了上述多個存儲單元的存儲單元陣列的周邊的周邊電路區域中將上述半導體基板分離為多個第2元件區域的第2元件分離區域；柵極絕緣膜、柵極電極被順序地層疊在上述第2元件區域之上的周邊晶體管。上述第1元件分離區域具有埋入第1元件分離溝的底部的第1元件分離絕緣膜以及在上述第1元件分離絕緣膜與上述電極間絕緣膜之間形成的空隙。上述第2元件分離區域具有埋入第2元件分離溝中的第2元件分離絕緣膜。上述第1元件分離絕緣膜的膜質和上述第2元件分離絕緣膜的膜質不同。

附圖說明

圖1是表示第1實施方式所涉及的非易失性半導體存儲裝置的存儲單元的概略構成的立體圖的一個例子；

圖2是表示第1實施方式所涉及的非易失性半導體存儲裝置的存儲單元陣列的概略構成的平面圖的一個例子；

圖3是表示第1實施方式所涉及的非易失性半導體存儲裝置的周邊晶體管的概略構成的平面圖的一個例子；

圖4是表示第1實施方式所涉及的非易失性半導體存儲裝置的周邊晶體管的概略構成的剖面圖的一個例子；

圖5是表示第1實施方式所涉及的非易失性半導體存儲裝置的周邊晶體管的概略構成的剖面圖的一個例子；

圖6是表示第2實施方式所涉及的非易失性半導體存儲裝置的制造方法的剖面圖的一個例子；

圖7是表示第2實施方式所涉及的非易失性半導體存儲裝置的制造方法的剖面圖的一個例子；

圖8是表示第2實施方式所涉及的非易失性半導體存儲裝置的制造方法的剖面圖的一個例子；

圖9是表示第2實施方式所涉及的非易失性半導體存儲裝置的制造方法的剖面圖的一個例子；

圖10是表示第2實施方式所涉及的非易失性半導體存儲裝置的制造方法的剖面圖的一個例子；

圖11是表示第2實施方式所涉及的非易失性半導體存儲裝置的制造方法的剖面圖的一個例子；

圖12是表示第2實施方式所涉及的非易失性半導體存儲裝置的制造方法的剖面圖的一個例子；

圖13是表示第2實施方式所涉及的非易失性半導體存儲裝置的制造方法的剖面圖的一個例子；

圖14是是表示第2實施方式所涉及的非易失性半導體存儲裝置的制造方法的剖面圖的一個例子；

圖15是表示第2實施方式所涉及的非易失性半導體存儲裝置的制造方法的剖面圖的一個例子；

圖16是表示第2實施方式所涉及的非易失性半導體存儲裝置的制造方法的剖面圖的一個例子；

圖17是表示第2實施方式所涉及的非易失性半導體存儲裝置的制造方法的剖面圖的一個例子；

圖18是表示第2實施方式所涉及的非易失性半導體存儲裝置的制造方法的剖面圖的一個例子；

圖19是表示第2實施方式所涉及的非易失性半導體存儲裝置的制造方法的剖面圖的一個例子；

圖20是表示第2實施方式所涉及的非易失性半導體存儲裝置的制造方法的剖面圖的一個例子；