[發明專利]歸一化脈寬調制波形發生器

有效

• 申請號: 201310398800.9
• 申請日: 2013-09-05
• 公開（公告）號: CN103457583A
• 公開（公告）日: 2013-12-18
• 發明（設計）人: 胡越黎;江超;楊鎮遙;曹陽;鄧曄
• 申請（專利權）人: 上海大學
• 主分類號: H03K7/08
• 分類號: H03K7/08
• 代理公司: 上海上大專利事務所(普通合伙) 31205
• 代理人: 何文欣

1.一種歸一化脈寬調制波形發生器，包括輸入輸出I/O（1）、歸一化地址選擇加法器模塊Normalization_Mux_add（2）和歸一化脈寬調制波形輸出緩存器Normalization?_buffer_shift_out（3），其特征在于：所述各模塊通過局部總線相互連接。

2.根據權利要求1所述歸一化脈寬調制波形發生器，其特征在于：所述輸入輸出I/O（1）包括系統時鐘信號Clk、復位信號Rst、使能信號Ena、歸一化地址Normalization_add[12:0]、歸一化地址計數器Nor_counter[5:0]、調制波周期脈沖值PWM_pulse[15:0]和PWM調制輸出端口PWM_out[1:0]；所述系統時鐘信號Clk、復位信號Rst和使能信號Ena與歸一化地址選擇加法器模塊Normalization_Mux_add（2）和歸一化脈寬調制波形輸出緩存器Normalization_buffer_shift_out（3）相互連接，提供時鐘、復位信號和使能信號；所述歸一化地址Normalization_add[12:0]與歸一化地址選擇加法器模塊Normalization_Mux_add（2）相連；所述調制波周期脈沖值PWM_pulse[15:0]與歸一化地址選擇加法器模塊Normalization_Mux_add（2）和歸一化脈寬調制波形輸出緩存器Normalization?_buffer_shift_out（3）相連；所述歸一化地址計數器Nor_counter[5:0]與歸一化脈寬調制波形輸出緩存器Normalization_buffer_shift_out（3）相連；所述PWM調制輸出端口PWM_out[1:0]與歸一化脈寬調制波形輸出緩存器Normalization_buffer_shift_out（3）相互連接。

3.根據權利要求1所述歸一化脈寬調制波形發生器，其特征在于：所述歸一化地址選擇加法器模塊Normalization_Mux_add（2）包含十三個選擇器Mux（2.1、2.2、2.3、2.4、2.5、2.6、2.7、2.8、2.9、2.10、2.11、2.12、2.13）、十二個加法器（2.14、2.15、2.16、2.17、2.18、2.19、2.20、2.21、2.22、2.23、2.24、2.25）、一個16位寄存器pwm_pulse_MN[15:0]（2.26）以及輸入信號端CLK、Rst、Ena、Normalization_add[12:0]、PWM_pulse[15:0]和輸出信號端PWM_pulse_MN[15:0]；所述輸入信號端CLK、Rst和Ena分別連接到16位寄存器pwm_pulse_MN[15:0]（2.26）的時鐘、復位和使能端；所述十三個選擇器Mux（2.1、2.2、2.3、2.4、2.5、2.6、2.7、2.8、2.9、2.10、2.11、2.12、2.13）各自的一個輸入端信號為16’h0000，另一個輸入端分別接歸一化地址選擇加法器模塊Normalization_Mux_add（2）輸入信號PWM_pulse[15:0]的高位，其控制信號分別連接歸一化地址選擇加法器模塊Normalization_Mux_add（2）輸入信號Normalization_add[12:0]；所述十二個加法器（2.14、2.15、2.16、2.17、2.18、2.19、2.20、2.21、2.22、2.23、2.24、2.25）中前一個加法器的輸出連接到后一個加法器的輸入；所述十二個加法器（2.14、2.15、2.16、2.17、2.18、2.19、2.20、2.21、2.22、2.23、2.24、2.25）中每個加法器的一個輸入信號分別連接第一個至第十二個選擇器Mux（2.1、2.2、2.3、2.4、2.5、2.6、2.7、2.8、2.9、2.10、2.11、2.12）的輸出信號，其中第一個加法器（2.14）的另一個輸入連接第十三個選擇器Mux（2.13）的輸出，此加法器（2.14）輸出信號連接到第二個加法器（2.15）的輸入；所述16位寄存器pwm_pulse_MN[15:0]（2.26）的輸入信號連接第十二個加法器（2.25）的輸出，其輸出信號連接到歸一化地址選擇加法器模塊Normalization_Mux_add（2）的輸出信號端PWM_pulse_MN[15:0]；所述輸入信號CLK、Rst、Ena、Normalization_add[12:0]和PWM_pulse[15:0]與輸入輸出I/O（1）相連，輸出信號PWM_pulse_MN[15:0]與歸一化脈寬調制波形輸出緩存器Normalization_buffer_shift_out（3）連接；所述歸一化地址選擇加法器模塊Normalization_Mux_add（2）的輸入信號CLK、Rst、Ena提供系統時鐘、復位和使能信號；輸入信號Normalization_add[12:0]的13個bit分別連接到13個選擇器Mux的控制端，Mux的一個輸入端信號為16’h0000，另一個輸入信號端的低位分別連接輸入信號PWM_pulse[15:0]的高位，此輸入端余下的高位端補零；Mux的輸出信號分別連接加法器的輸入端，實現累加器的功能，所有累加結果輸入到寄存器pwm_pulse_MN[15:0]，pwm_pulse_MN[15:0]結果作為輸出連接PWM_pulse_MN[15:0]輸出；所述歸一化地址選擇加法器模塊Normalization_Mux_add（2）用于實現把所輸入的歸一化地址Normalization_add[12:0]進行解析，產生內部所需選擇輸出的控制信號實現把所輸入的調制波周期脈沖值PWM_pulse[15:0]轉換為具體的歸一化脈沖數值，以存儲到歸一化脈寬調制波形輸出緩存器Normalization_buffer_shift_out（3）中。

4.根據權利要求1所述歸一化脈寬調制波形發生器，其特征在于；所述歸一化脈寬調制波形輸出緩存器Normalization_buffer_shift_out（3）包含一個歸一化移位緩存器PWM_buffer62x16bit（3.1）、第一和第二兩個加法器（3.2、3.7）、第一和第二兩個選擇器Mux（3.3、3.8）、一個16位寄存器sh_flag_c[15:0]（3.4）、第一至第三3個比較器（3.5、3.10、3.11）、一個減法器（3.6）、一個16位寄存器pulse_c[15:0]（3.9）、一個1位寄存器pwm_out[0]（3.12）、一個1位寄存器pwm_out[1]（3.13）以及輸入信號端CLK、Rst、Ena、PWM_pulse[15:0]、PWM_pulse_MN[15:0]、Nor_counter[5:0]和輸出信號端PWM_out[0]、PWM_out[1]；所述輸入信號CLK連接到歸一化移位緩存器PWM_buffer62x16bit（3.1）、16位寄存器sh_flag_c[15:0]（3.4）、16位寄存器pulse_c[15:0]（3.9）的時鐘信號端；所述輸入信號Rst連接到歸一化移位緩存器PWM_buffer62x16bit（3.1）、16位寄存器sh_flag_c[15:0]（3.4）、16位寄存器pulse_c[15:0]（3.9）、1位寄存器pwm_out[0]（3.12）、1位寄存器pwm_out[1]（3.13）的復位端；所述輸入信號Ena連接到歸一化移位緩存器PWM_buffer62x16bit（3.1）、16位寄存器sh_flag_c[15:0]（3.4）的使能端；所述歸一化移位緩存器PWM_buffer62x16bit（3.1）的D[15:0]和A[5:0]分別連接到歸一化脈寬調制波形輸出緩存器Normalization_buffer_shift_out（3）輸入信號PWM_pulse_MN[15:0]、Nor_counter[5:0]，其Sh_EN連接到第一比較器（3.5）的輸出端；所述第一加法器（3.2）的輸入信號為6’h01和16位寄存器sh_flag_c[15:0]（3.4）的輸出信號；所述第一選擇器Mux（3.3）的輸入信號為第一加法器（3.2）的輸出信號和第一比較器（3.5）的輸出信號，其輸出信號連接16位寄存器sh_flag_c[15:0]（3.4）的輸入；所述第一比較器（3.5）的輸入為16位寄存器sh_flag_c[15:0]（3.4）的輸出和減法器（3.6）的輸出，其輸出連接到第一選擇器Mux（3.3）的控制端、歸一化移位緩存器PWM_buffer62x16bit（3.1）的Sh_EN端、16位寄存器pulse_c[15:0]（3.9）和1位寄存器pwm_out[0]（3.12）以及1位寄存器pwm_out[1]（3.13）的使能端；所述減法器（3.6）的正負輸入端為6’h3E和歸一化脈寬調制波形輸出緩存器Normalization_buffer_shift_out（3）輸入信號Nor_counter[5:0]；所述第二加法器（3.7）的輸入信號為16’h0001和16位寄存器pulse_c[15:0]（3.9）的輸出；所述第二選擇器Mux（3.8）的輸入為16’h0000和第二加法器（3.7）的輸出，其輸出連接到16位寄存器pulse_c[15:0]（3.9）的輸入；所述16位寄存器pulse_c[15:0]（3.9）的輸入連接到第二選擇器Mux（3.8）的輸出，其輸出連接到第二加法器（3.7）的輸入、第二比較器（3.10）、第三比較器（3.11）的輸入；所述第二比較器（3.10）的兩個輸入為歸一化脈寬調制波形輸出緩存器Normalization_buffer_shift_out（3）的輸出和16位寄存器pulse_c[15:0]（3.9）的輸出，其輸出連接到1位寄存器pwm_out[0]（3.12）和1位寄存器pwm_out[1]（3.13）的時鐘端；所述第三比較器（3.11）的輸入為16位寄存器pulse_c[15:0]（3.9）和歸一化脈寬調制波形輸出緩存器Normalization_buffer_shift_out（3）輸入信號PWM_pulse[15:0]，其輸出信號連接到第二選擇器Mux（3.8）的控制端；所述1位寄存器pwm_out[0]（3.12）的輸入和其自身的反相輸出端連接并和歸一化脈寬調制波形輸出緩存器Normalization_buffer_shift_out（3）輸出信號PWM_out[0]連接；所述1位寄存器pwm_out[1]（3.13）的輸入和其自身的反相輸出端連接，其正向輸出端和歸一化脈寬調制波形輸出緩存器Normalization_buffer_shift_out（3）輸出信號PWM_out[1]連接。所述歸一化脈寬調制波形輸出緩存器Normalization_buffer_shift_out（3）輸入信號CLK、Rst、Ena、Nor_counter[5:0]和PWM_pulse[15:0]與輸入輸出I/O（1）相連，輸入信號PWM_pulse_MN[15:0]與歸一化地址選擇加法器模塊Normalization_Mux_add（2）相連，輸出信號PWM_out[1:0]與輸入輸出I/O（1）相連；所述歸一化脈寬調制波形輸出緩存器Normalization_buffer_shift_out（3）的輸入信號CLK、Rst、Ena提供系統時鐘、復位和使能信號；輸入信號PWM_pulse_MN[15:0]、Nor_couter[5:0]分別連接歸一化移位緩存器PWM_buffer62x16bit的數據端[15:0]和地址端[5:0]；計數器sh_flag_c[15:0]根據輸入信號Ena和Nor_counter[5:0]與6’h3E的比較結果實現對歸一化移位緩存器PWM_buffer62x16bit信號端SH_EN以及對脈沖計數器pulse_c[15:0]的控制；pulse_c[15:0]輸出結果與歸一化移位緩存器PWM_buffer62x16bit的各存儲值進行比較用于驅動PWM輸出緩存器PWM_out[1:0]，同時pulse_c[15:0]輸出結果與輸入信號PWM_puls[15:0]進行比較實現計數器重新清零操作；PWM_out[1:0]作為輸出信號連接PWM_out[0]、PWM_out[1]輸出。所述歸一化脈寬調制波形輸出緩存器Normalization_buffer_shift_out（3）用于實現把歸一化地址選擇加法器模塊Normalization_Mux_add（2）輸出的各歸一化具體脈沖數值PWM_pulse_MN[15:0]根據歸一化地址計數器Nor_counter[5:0]和使能信號Ena輸入使能信號進行移位排序并且實現PWM調制技術的波形輸出；通過脈沖計數器pulse_c[15:0]與歸一化移位緩存器PWM_buffer62x16bit中存儲的調制波周期脈沖值PWM_pulse[15:0]所對應的各高低脈沖點所對應的脈沖值進行比較，便可實現該調制波周期下的PWM調制脈沖序列的輸出。