[發明專利]一種頻率倍增電路

無效

• 申請號: 201310395871.3
• 申請日: 2013-09-04
• 公開（公告）號: CN103490728A
• 公開（公告）日: 2014-01-01
• 發明（設計）人: 劉雄
• 申請（專利權）人: 蘇州蘇爾達信息科技有限公司
• 主分類號: H03B19/00
• 分類號: H03B19/00
• 代理公司: 常州市維益專利事務所 32211
• 代理人: 王凌霄

技術領域

本發明涉及一種電路領域，尤其涉及一種頻率倍增電路。

背景技術

頻率倍增電路指的是一種電路，根據輸入的信號，產生兩倍頻率信號的電路。該頻率倍增器可用于鎖相環的參考時鐘頻率的倍增，可降低鎖相環的輸出和參考時鐘的倍增關系，降低輸出信號的相位噪聲。或者可以降低參考時鐘的頻率，降低器件和解決方案的成本。可廣泛運用在鎖相環、射頻前端、高速串行數字通信等領域。

現有的技術一般依賴于鎖相環產生，但鎖相環比較復雜、面積大，功耗高，需要工藝支持。

發明內容

本發明所要解決的技術問題是，提供一種結構簡單，功耗低的頻率倍增電路。

為了解決上述技術問題，本發明是通過以下技術方案實現的：一種頻率倍增電路，具有時鐘源模塊，所述時鐘源模塊輸出端上并聯有多相位可變延遲器、沿比較器和沿檢測和輸出緩沖模塊；所述沿比較器的輸出端連接多相位可變延遲器，多相位可變延遲器輸出端上并聯有多相位延遲0.5T時鐘模塊、多相位延遲1TE時鐘模塊、多相位延遲1TL時鐘模塊和多相位延遲1T時鐘模塊，所述多相位延遲0.5T時鐘模塊連接沿檢測和輸出緩沖模塊的輸入端，多相位延遲1TE時鐘模塊、多相位延遲1TL時鐘模塊和多相位延遲1T時鐘模塊均連接沿比較器的輸入端。

優選的，所述時鐘源模塊為晶振輸出的等參考時鐘或者其他任何需要倍增的時鐘。

與現有技術相比，本發明的有益之處是：這種頻率倍增電路可以實現更多的倍增數，結構比較簡單，功耗也比較低。

附圖說明：

下面結合附圖對本發明進一步說明。

圖1是本發明一種頻率倍增電路結構示意圖。

圖中：1、時鐘源模塊；2、多相位可變延遲器；2-1、多相位延遲0.5T時鐘模塊；2-2、多相位延遲1TE時鐘模塊；2-3、多相位延遲1TL時鐘模塊；2-4、多相位延遲1T時鐘模塊；3、沿比較器；4、沿檢測和輸出緩沖模塊。

具體實施方式：

下面結合附圖及具體實施方式對本發明進行詳細描述：

圖1所示一種頻率倍增電路，具有時鐘源模塊1，所述時鐘源模塊1為晶振輸出的等參考時鐘或者其他任何需要倍增的時鐘，所述時鐘源模塊1輸出端上并聯有多相位可變延遲器2、沿比較器3和沿檢測和輸出緩沖模塊4；所述沿比較器3的輸出端連接多相位可變延遲器2，多相位可變延遲器2輸出端上并聯有多相位延遲0.5T時鐘模塊2-1、多相位延遲1TE時鐘模塊2-2、多相位延遲1TL時鐘模塊2-3和多相位延遲1T時鐘模塊2-4，所述多相位延遲0.5T時鐘模塊2-1連接沿檢測和輸出緩沖模塊4的輸入端，多相位延遲1TE時鐘模塊2-2、多相位延遲1TL時鐘模塊2-3和多相位延遲1T時鐘模塊2-4均連接沿比較器3的輸入端。

具體地，時鐘源模塊1輸出經過一個多相位可變延遲器2，產生多相位延遲0.5T時鐘模塊2-1、多相位延遲1TE時鐘模塊2-2、多相位延遲1TL時鐘模塊2-3和多相位延遲1T時鐘模塊2-4。其中，輸入到多相位延遲1T時鐘模塊2-4間有2N級延遲，輸入到多相位延遲0.5T時鐘模塊2-1間有N級延遲。N由輸入頻率和多相位可變延遲器2的設計等相關參數決定。

正常工作時，即使輸入的時鐘占空比不是50%，多相位延遲1T時鐘模塊2-4將通過一個沿比較器3和可變延遲電路組成的反饋回路來保證它的上升沿和輸入的時鐘的上升沿一致，因此，多相位延遲0.5T時鐘模塊2-1的上升沿將發生在輸入時鐘周期一半的時候，不管輸入的時鐘的占空比如何。由此保證了輸出時鐘的頻率為輸入的時鐘頻率的兩倍。類似同樣的做法，可以實現輸出時鐘的頻率為輸入的時鐘頻率的三倍，四倍等。所需要做的，只是將整個延遲電路改為3N或者4N個延遲。同理還可以實現跟多的倍增數。

這種頻率倍增電路可以實現更多的倍增數，結構比較簡單，功耗也比較低。

需要強調的是：以上僅是本發明的較佳實施例而已，并非對本發明作任何形式上的限制，凡是依據本發明的技術實質對以上實施例所作的任何簡單修改、等同變化與修飾，均仍屬于本發明技術方案的范圍內。