[發明專利]基于雙環結構的時鐘數據恢復控制器

有效

• 申請號: 201310395015.8
• 申請日: 2013-09-03
• 公開（公告）號: CN103490775A
• 公開（公告）日: 2014-01-01
• 發明（設計）人: 劉輝華;李磊;周婉婷;李平;房磊
• 申請（專利權）人: 電子科技大學
• 主分類號: H03L7/099
• 分類號: H03L7/099
• 代理公司: 成都宏順專利代理事務所(普通合伙) 51227
• 代理人: 周永宏

1.一種基于雙環結構的時鐘數據恢復控制器，具體包括：鑒相單元、脈沖均化單元、4bit濾波單元、雙向移位寄存器單元、格雷碼計數與譯碼電路單元和數據延遲控制電路單元。其中，

所述鑒相單元的五個輸入端分別用于輸入四個正交時鐘和經過數據延遲控制電路單元處理的輸入數據，第一輸出端輸出時鐘滯后指示信號并耦接脈沖均化單元的第一輸入端，第二輸出端輸出時鐘超前指示信號并藕接脈沖均化單元的第二輸入端；

所述脈沖均化單元第一輸出端藕接至4bit濾波單元的第一輸入端，第二輸出端耦接至4bit濾波單元的第二輸入端；

所述4bit濾波單元的兩個輸出端分別輸出時鐘滯后指示信號、時鐘超前指示信號，并分別耦接至雙向移位寄存器單元的第一輸入端、第二輸入端；

所述雙向移位寄存器單元的第一輸出端分別與格雷碼計數與譯碼電路單元的第一輸入端和數據延遲控制單元的第一輸入端相連接，第二輸出端分別與格雷碼計數與譯碼電路單元的第二輸入端和數據延遲控制單元的第二輸入端相連接，所述雙向移位寄存器單元的第三到第十輸出端作為小相位插值控制端；

所述格雷碼計數與譯碼電路單元的八個輸出端依次與啟動電路八個輸入端相連，所述啟動電路的八個輸出端作為大相位插值控制端。

所述雙向移位寄存器單元的第三到第十輸出端和所述啟動電路的八個輸出端作為所述時鐘恢復控制器的輸出端。

2.根據權利要求1所述的基于雙環結構的時鐘數據恢復控制器，其特征在于，所述數據延遲控制電路單元包括時鐘信號產生單元、大相位使能單元、可變窗產生單元、脈沖計數單元、數據延遲插入單元，其中，

所述時鐘信號產生單元根據輸入時鐘用于產生一個2分頻時鐘、一個20分頻時鐘和一個40分頻時鐘，所述的2分頻時鐘用于輸入到大相位使能單元和脈沖計數單元，所述的20分頻時鐘和40分頻時鐘用于輸入到可變窗產生單元；

所述大相位使能單元通過判斷雙向移位寄存器單元第一輸出脈沖信號和第二輸出脈沖信號的脈沖個數判斷數據延遲控制單元是否需要工作；

所述可變窗產生單元用于產生一個占空比可調、周期可調的方波，所述可變窗產生單元包括一個模16計數器和一個模32計數器；其中，模16計數器的和模32計數器的使能端均輸入大相位使能單元的輸出信號，模16計數器的時鐘端輸入時鐘信號產生單元的20分頻時鐘，模16計數器的選通端與模32計數器的輸出端相連；模32計數器的時鐘端輸入時鐘信號產生單元的40分頻時鐘，模16計數器的輸出端與模32計數器的選通端相連并作為可變窗產生單元的輸出端輸入到脈沖計數單元的選通端；

所述脈沖計數單元的時鐘端輸入時鐘信號產生單元的2分頻時鐘，脈沖計數單元和大相位使能單元的數據輸入端分別輸入雙向移位寄存器單元輸出的第一輸出脈沖信號和第二輸出脈沖信號；脈沖計數單元的產生四個數據延遲控制信號分別輸入到數據延遲插入單元，用于控制數據延遲插入單元；

所述數據延遲插入單元包括四個延遲單元和一個五選一選擇器，所述四個延遲單元的輸入段和五選一選擇器的一個數據輸入段相連接用于輸入數據延遲控制電路單元的輸入數據，所述四個延遲單元的輸出段分別與五選一選擇器的另外四個數據輸入段相連接，所述脈沖計數單元的產生四個數據延遲控制信號作為控制信號用于控制五選一選擇器五個輸入數據的選通，所述五選一選擇器的輸出端作為所述數據延遲控制電路單元的輸出端。

3.根據權利要求1或2所述的基于雙環結構的時鐘數據恢復控制器，其特征在于，所述大相位使能單元具體包括：一個D觸發器、一個或門和一個與非門，其中，D觸發器的輸入端與與非門的輸出端相連，D觸發器的負輸出端與或門的第一輸入端相連，并作為大相位使能單元的輸出端；或門的第二、第三輸出端分別作為大相位使能單元的輸入端分別輸入雙向移位寄存器單元輸出的第一輸出脈沖信號和第二輸出脈沖信號，或門的輸出端與與非門的第一輸入端相連，與非門的第二輸入端作為大相位使能單元的使能端用于輸入全局使能信號，D觸發器的時鐘端用于輸入時鐘信號產生單元產生的2分頻時鐘。

4.根據權利要求1或2或3所述的基于雙環結構的時鐘數據恢復控制器，其特征在于，所述四個正交時鐘由壓控振蕩器產生或由能產生四路互為正交時鐘脈沖的信號發生器產生。